JPH07202378A - パッケージ化電子ハードウェア・ユニット - Google Patents

パッケージ化電子ハードウェア・ユニット

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JPH07202378A
JPH07202378A JP6313111A JP31311194A JPH07202378A JP H07202378 A JPH07202378 A JP H07202378A JP 6313111 A JP6313111 A JP 6313111A JP 31311194 A JP31311194 A JP 31311194A JP H07202378 A JPH07202378 A JP H07202378A
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Abstract

(57)【要約】 【目的】 チップ・パッケージ及びその入出力（Ｉ／
Ｏ）端子のロケーション及び数、並びに対応するデバイ
スのフットプリントを増大する技術を提供する。 【構成】 はんだボールなどのコントロール・コラプス
電気相互接続とピン・スルーホール導体との組合わせを
含むパッケージを有する論理回路用の電気デバイスを開
示する。ピンがはんだボールのアレイの周囲の外側に配
置されることで、電気デバイスのフットプリントを、信
頼性を維持しながら、はんだボールだけを有する時の最
大フットプリントよりも増大させる。更に、ピンが基板
を次レベルのアセンブリに自己位置合わせする役目をは
たし、はんだボールがピンの過挿入を防ぐスタンドオフ
として機能するなどの利点が得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は超小型化電子回路表面実
装技術（ＳＭＴ：surface mount technology）に関し、
特に、チップ及びモジュールを含む集積回路デバイス
を、はんだボール（solder ball）などのコントロール
・コラプス電気相互接続（controlled collapse electr
ical interconnection）とピン・スルーホール導体との
組合わせを用いてパッケージ化することに関する。
【０００２】
【従来の技術】従来、特に集積回路及びＶＬＳＩ（超大
規模集積回路）技術において、はんだ電気接触が広く使
用され、２０年以上に渡って実施されてきた。この技術
は完全な域に達しており、はんだボール接続（ＳＢＣ）
技術として、広く利用されてきた。これまでに多数の技
術が開発され、例えばＩＢＭにおいては、しばしば業界
においてフリップチップ（flip-chip）技術として参照
されるコントロール・コラプス・チップ接続すなわちＣ
−４技術が開発された。用語"フリップチップ"が使用さ
れる由縁は、上向きのパッケージ（例えばチップ）・ピ
ンへの電気接続を、例えばワイヤボンド技術により実現
する従来広く使用される技術に反し（反転パッケージ
（inverted package）として参照される）、これはパッ
ケージング・チップの電気接続をフェース・ダウンで実
施することに由来する。
【０００３】熱心な研究の結果、ＳＢＣアレイは高い信
頼性を有するが、特定の寸法的制限及び距離制限を有す
ることが示された。そして、これらの制限はチップの領
域アレイ上のニュートラル・ポイントまたはゼロ応力ポ
イント（point of zero stress）として通常、参照され
る箇所からはんだボールまでの、破断（rupture）また
は応力破壊（stress fracture）の危険が伴わない最大
距離の要因である。こうしたチップは、通常、一様の間
隔をおいて配置されるはんだボールのアレイを含むフッ
トプリントを有し、これらのはんだボールは実質的に矩
形の、好適には対称の正方形パターンまたはレイアウト
に配置される。
【０００４】超小型デバイスをシステム・コンポーネン
トに電気的に結合するほとんどの接続システムでは、例
えばチップ、モジュール及び回路基板の間の材料の不一
致が存在し、この不一致が電気接続における機械的応力
をもたらす。例えば回路チップのシリコンなどの材料
と、モジュール基板として使用されるセラミックなどの
材料と、モジュールが実装されるエポキシ硝子回路カー
ドとの間の熱膨張係数の差は、はんだボールの使用にお
いては重要である。これらの機械的応力は、単にデバイ
スが落下した場合に発生する衝撃により生成される応力
も含み、過去に広く研究されてきた。一般的に、はんだ
ボールの最大数に関し、はんだボールのサイズとそれら
の距離との組合わせを要因とする制限が存在することが
知られており、満足のいく信頼性と確立された電気接続
の存続性を維持するように組込まれる。
【０００５】組込まれるはんだボールの構成及び数に影
響を及ぼす他の要因には、はんだボールを作る際に使用
される材料、及びはんだボールで結合または接続される
チップまたはモジュール上の材料が含まれる。
【０００６】ニュートラル・ポイントの距離の信頼性を
増す別の技術では、チップまたはモジュールを基板にエ
ポキシ樹脂で接着する。熱膨張によるチップまたはモジ
ュールの応力がエポキシまたはにかわを介し、基板また
はカードに伝達または消散される。これはコンポーネン
トの故障が存在する場合にも、カードの再加工を必要と
しない発展的な技術である。
【０００７】
【発明が解決しようとする課題】本発明の目的は、チッ
プ・パッケージ及びその入出力（Ｉ／Ｏ）端子のロケー
ション及びそれらの数、並びに対応するデバイスのフッ
トプリントを増大する技術を提供することである。
【０００８】
【課題を解決するための手段】本発明の技術は、ＳＢＣ
技術を高密度Ｉ／Ｏフットプリントへ拡張し、その結
果、Ｉ／Ｏ数が増加し、同時にＳＢＣパッケージの元来
の低インダクタンスが得られる利点を利用することがで
きるものである。
【０００９】この利点は、はんだボール・コネクタから
外側に広がるＩ／Ｏロケーションに導電性のピンを追加
して、コンポーネント・パッケージ上のＩ／Ｏ数を増加
することにより達成される。導電性のピンはワイヤ同様
の優れた機械的及び電気的特性を有するが、はんだボー
ルよりも桁違いに大きなインダクタンスを有する。ピン
ははんだボールよりも、コンポーネントの計算されたゼ
ロ応力ポイントからより外側に配置され、はんだボール
内の応力破壊が発生しないと想定されるゼロ応力ポイン
トからの距離として見きわめられた寸法を越えて配置さ
れる。特に鑞付けされて（brazed）、スルーホール接続
を意図する電気接続ピンの強度及びたわみ性は、熱膨張
による不当な応力に容易に耐えることができ、ゼロ応力
ポイントから遠く離れるほど、そうしたことが当てはま
る。
【００１０】本発明の技術は、全ての可能な電気接続の
効率化及び最大利用を実現し、いわゆる犠牲（sacrific
ial）はんだボールまたは機能上電気的に作用しない他
の応力キャリアの必要性を排除する。例えば、１０×１
０の接続グリッド・アレイは、余分な２列のピンが存在
する１２×１２のボックスに含まれる１０×１０のグリ
ッド領域程の信頼性を持たないことは理解されよう。本
発明によれば、余分な２列が電気的に機能し、しかも応
力破壊の観点から高い信頼性を提供する。
【００１１】
【実施例】本発明は、本発明の実施例を表す添付図を参
照して、詳細に述べられる。説明の最初に当たり、当業
者においては本発明の好適な結果を得るために、本発明
を変更することも有り得よう。従って、後述の説明は当
業者を対象とする広い教示を開示するものであり、本発
明を制限するものではないことを述べておく。
【００１２】図１を参照すると、基板ベース１２及びキ
ャップ１４を有するモジュール１０が表される。キャッ
プ１４と基板ベース１２との間には、一般的なチップ１
６及び１８が挟まれる。モジュール１０はエポキシ硝子
回路基板カード２０に接続される。カード２０とチップ
１６及び１８との間の導電性は、一般的にはんだボール
２２として表される導電性の材料により維持される。ハ
ードワイヤ・ラインまたはプリント回路基板の電気的パ
スは、一般にライン２４及び２６として表される。
【００１３】図１は断面図を表し、モジュール・キャッ
プ１４は通常、はんだ付け可能なキャップまたは鑞付け
されたセラミックを含む材料からなる。グロブ・トップ
（glob-top）も使用可能である。また高価ではあるが、
熱伝導モジュール（ＴＣＭ：termal conduction modul
e）も考慮される。ベースまたは基板１２は通常セラミ
ック材料であり、keyatheraまたは"９２−１１"と呼ば
れる材料などから構成される。上述のようにカード２０
はエポキシと硝子、または銅−アンバー−銅（cu-inv-c
u）などの他の適当な材料から構成される。
【００１４】図２は図１の面Ａ−Ａ'に沿う断面図であ
り、導電材料２２の一般的なアレイのフットプリントを
示す。このアレイは一様な間隔（例えば５０ミル（１．
２７ｍｍ）または１００ミル（２．５４ｍｍ）のグリッ
ド）をおいた、インライン電気コンタクト若しくはステ
ーション及び列に配列される。この図はアレイの保全性
を乱すこと無く変更することができる。本発明の利点を
有さないこれらのアレイは、温度変化に起因するクラッ
クまたは応力のために、全体サイズが約５０ｍｍに制限
される。基板１２の下面に接する各はんだボールのフッ
トプリントは、一般に正方形で表される。その様子が、
図１の領域Ｘの最左端に位置するはんだボール２２の拡
大図を表す図３に示される。
【００１５】はんだボールは一般に球状のボール２８に
相当する中央部分からなり、これは９０％の鉛（ＰＢ）
と１０％のスズ（Ｓｎ）を含む９０／１０として知られ
るはんだ材料からなる。はんだボール２２の上側のフッ
ト３０は、球状ボール２８と基板１２の下面に配置され
る電気接続端子との間のコンタクトを提供する。下側の
フット３２は、はんだボール２２の球状ボール２８とエ
ポキシ硝子カード２０、及びその上に配置されて電気的
連続性を提供する電気的端子との間の電気的接続を提供
する。上側のフット３０及び下側のフット３２は、３７
／６３のＰＢ／Ｓｎなどの材料からなる。鉛−スズ混合
比の選択は、主に製造の都合及びもちろん導電性に関す
る理由から決定される。例えば、はじめの製造または後
のリワークの間、はんだボールは融解されないが、上側
または下側のフットがその場所で融解されるか、融解に
より除去される。これは鉛対スズの異なる混合比により
達成される。図１、図２及び図３に示されるこの構成
は、現在一般に使用されているデバイスに対しては合理
的に適用されるものだが、本発明の機構は含んでいな
い。
【００１６】こうした通常のデバイスが図４の断面図に
表され、ここでは部分的に表されたキャップ３６内に、
一般的なチップ３４が配置され、キャップは基板３８に
通常のように固定される。チップ３４の適当な端子とは
んだボール４０との間の接続のために電気回路が提供さ
れ、次にはんだボールが基板３８とカード４２との間の
電気回路を提供し、カード４２内のバイア４４との電気
的コンタクトを形成する。これらのバイアは、図８に示
されるようなピン・コネクタのためのめっきスルーホー
ル（ＰＨＴ：plated-through hole）よりも径が小さ
い。これらのバイアは迅速な再加工を容易にする。
【００１７】熱応力状態の下で、はんだボールは材料の
違い、及びモジュール・キャップ１４、モジュール基板
１２及び回路カード２０を含む様々なコンポーネントの
熱膨張係数による不適な影響を受け、図５の拡大図に示
されるような応力破壊が発生したりする。熱サイクル
（例えばエンド・アセンブリを繰返しオン、オフする）
に起因する疲労故障は熱条件により発生し、この断面図
の領域４６及び４８に示されるような破壊につながる。
この応力は、例えば周囲温度状態からオペレートされ、
結果的に短い時間でかなりな高温（例えば８０℃乃至１
００℃）に達したような場合におけるモジュールの膨張
に起因する。これらの応力破壊は、通常、せん断応力破
壊（shear stress fracture）であり、図示のように一
般的に表されるはんだボール４０の上側のフット５０及
び下側のフット５２において発生する。
【００１８】図６、図７及び図８は、本発明の原理によ
る機構を組込んだモジュールを表す。図６では基板５４
はそれを通って、はんだボール５６及び導電ピン５８に
至る電気接続を提供するように示される。導電ピン５８
はモジュールの中央部分から外側に向かって、はんだボ
ール５６の外側に配置される。このピン５８は例えば金
めっきコバール鋼（gold-plated steel cobar）を含む
異なる材料からなる。他の共融材料（eutectic materia
l）も使用可能である。これらのタイプのピンは比較的
高い信頼性を提供するが、はんだボールと比較するとか
なり高価である。はんだボール５６とピン５８の両方が
モジュール間、すなわち基板５４と回路カード６０との
間の導電性を提供する。
【００１９】はんだボール５６及びピン５８の一般的な
アレイが図７に示される。図６は図７のラインＢ−Ｂ'
に沿う断面図である。このアレイは一般には６４ｍｍの
サイズである。サイズ・パラメータはピンが接続される
ソケットのタイプなどの要素に依存する。図７におい
て、合計Ｉ／Ｏは、中心間距離が０．０５０インチ
（１．２７ｍｍ）のグリッドの場合、３２９から６２５
に増加する。図７において、はんだボール５６と導電ピ
ン５８を含む各電気接続のフットプリントは、一般に正
方形で示される。輪郭線により示される中央が空白の正
方形（一般に参照番号５６で示される）ははんだボール
に相当する。塗りつぶされた正方形（一般に参照番号５
８で示される）はピンに相当する。一般に、はんだボー
ルはニュートラル・ポイントからの最大許容可能寸法ま
たは距離に相当する寸法よりも外側には設けられない。
この一般的な図において、示される距離"Ｄ"は、応力破
壊を防止するために、はんだボールがニュートラル・ポ
イント６０から取り得る最大距離に相当する。たとえ１
本のコネクタ・ピンでもはんだボール・アレイの外側に
配置されると、はんだボール内の応力破壊を防止する効
果を提供することが明らかであるが、実際には、はんだ
ボール・アレイを囲む一列のピンなどの、より多くのピ
ンが設けられることが望ましい。
【００２０】ある条件のもとで、この寸法"Ｄ"はおおよ
そ１３．５ｍｍである。図７に示される幾何学的に対称
なレイアウトのアレイでは、ニュートラル・ポイント６
０は一連のはんだボールが形成する半径"Ｄ"の円の中心
に相当する。但しあらゆる例において、こうした構成が
中心点の回りに対称に配置される必要は必ずしもない。
しかしながら、対称の構成は事実好適であり、ここでの
説明においては適用される。図７において、領域Ｃとし
て示される中央領域は、通常、図６のはんだボール５６
のように、一様な間隔をおいて配置されるはんだボール
を含む。中心ポイントまたはニュートラル・ポイント６
０から最大許容寸法Ｄを越えたところに広がる電気的に
導電性の材料が、導電ピン５８として示される。通常、
領域Ｃ内の任意の電気コンタクトまたは導電性材料は、
ピン５８で表される種類の導電ピンの形態をとる。
【００２１】検討の結果、上述したＩ／Ｏの中心間距離
が０．０５０インチ（１．２７ｍｍ）の幾つかのモジュ
ール・サイズにおいて、次に示す満足のいく結果が得ら
れた。 ２５ｍｍのモジュール：Ｉ／Ｏ数が３２９から３６１に
増加 ３２ｍｍのモジュール：Ｉ／Ｏ数が３２９から６２５に
増加 ４４ｍｍのモジュール：Ｉ／Ｏ数が３２９から１０８９
に増加
【００２２】本発明の組合わせは少なくとも次の利点を
有する。第１に、同一プラットフォーム（例えば大きな
ＭＬＣ基板）上にピンとはんだボールの両方をＩ／Ｏと
して含むことによりＩ／Ｏ密度が増加する。第２に、ピ
ン・ロケーションが５０ミル（１．２７ｍｍ）または１
００ミル（２．５４ｍｍ）のグリッドとなる。第３に、
低インダクタンス・ポートとして使用されるピンが金め
っきを必要としない。第４に、ピンが基板を次レベルの
アセンブリに導く（自己位置合わせ）事実により、はん
だボールを次レベルのアセンブリに位置合わせする配慮
が多大に軽減される。第５に、自己位置合わせ機構が追
加の装置の費用、及びはんだボールだけが存在する場合
に必要な光学的位置合わせの処理ステップを最小化す
る。第６に、はんだボールが組込みスタンドオフとして
機能し、ピンの特殊な加工或いはスタンドオフ・ポスト
の追加の必要を排除する。第７に、アセンブリ前の処理
の間に、ピンがＳＢＣはんだボールを"保護する"。
【００２３】一般的にクリティカルな寸法"Ｄ"の外側の
領域にピンを制限することにより、パッケージ化される
コンポーネントの相対コストを調整することが可能にな
る。例えば、はんだボールとピンとのこの組合わせは、
コンポーネント・パッケージのより大きなフットプリン
トを提供するが、コストを大幅に押し上げたり、信頼性
または性能を犠牲にすることはない。ＳＢＣとホール内
ピン（pin-in-hole）とのこの組合わせ技術は、成功裡
に実施されることが判明した。
【００２４】図８は図６の領域Ｙの拡大図を示し、一般
的なはんだボール５６と一般的なピン５８を表す。図８
では、カード内のめっきスルーホール（ＰＴＨ）６２ま
たはソケットが、ピンの挿入箇所に設けられる。ピン５
８はロケーション６４において鑞付けされる。この構成
はまた、基板５４のカード６０との位置合わせを容易に
する。ＰＴＨは一般に銅被覆され、通常は次にピンが例
えば３７／６３はんだにより、適所（ロケーション６
６）にはんだ付けされる。ピンがはんだカラム（solder
column）などの他のはんだ技術によっても組込み可能
であることは容易に理解されよう。ピンがはんだボール
などの材料との組合わせにおいて使用される場合、ピン
は過挿入を防止するためにスウェッジ（swedge）される
必要もない。はんだボールが自然に停止機能を果たすの
で、コンポーネント・パッケージとその接続回路との間
のスタンドオフを達成するために、組込み式停止機能を
有する選択ピンを特に加工し、配置する必要がない。
【００２５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２６】（１）論理機能を実行するパッケージ化電
子ハードウェア・ユニットであって、基板と、上記基板
に形成された入出力端子を有する電気論理回路と、第１
の上記入出力端子それぞれに接続されるコントロール・
コラプス導電材料のコンタクトと、上記コンタクトに接
続されない第２の上記入出力端子それぞれに接続される
導電材料のピンと、を含む、パッケージ化電子ハードウ
ェア・ユニット。 （２）上記コントロール・コラプス導電材料のコンタク
トがはんだ材料からなる、上記（１）記載のパッケージ
化電子ハードウェア・ユニット。 （３）上記コントロール・コラプス導電材料のコンタク
トがはんだボールである、上記（２）記載のパッケージ
化電子ハードウェア・ユニット。 （４）上記はんだボールが上記基板上にアレイ状に配置
され、上記基板上のアレイ内の中心に位置するポイント
から、距離"Ｄ"より離れて位置する上記はんだボールは
存在せず、上記距離"Ｄ"が上記はんだボール内で該はん
だボールの導電性を破壊する応力を生じさせないように
する最大距離に相当する、上記（３）記載のパッケージ
化電子ハードウェア・ユニット。 （５）上記距離"Ｄ"が１３．５ｍｍよりも大きい、上記
（４）記載のパッケージ化電子ハードウェア・ユニッ
ト。 （６）上記ピンが、上記基板上の上記コントロール・コ
ラプス導電材料のコンタクトのアレイの輪郭を定義する
周囲を越えた箇所にのみ配置される、上記（１）記載の
パッケージ化電子ハードウェア・ユニット。 （７）上記コントロール・コラプス導電材料のコンタク
トが実質的にボール形状に形成され、はんだ材料からな
る、上記（６）記載のパッケージ化電子ハードウェア・
ユニット。 （８）論理機能を実行するパッケージ化電子ハードウェ
ア・ユニットであって、基板と、上記基板に形成された
入出力端子を有する電気論理回路と、第１の上記入出力
端子にそれぞれ接続され、第１のレベルのインダクタン
スを有する材料からなる導電コンタクトの第１のセット
と、上記コンタクトの上記第１のセットに接続されない
第２の上記入出力端子にそれぞれ接続され、第１のレベ
ルよりも大きな第２のレベルのインダクタンスを有する
材料からなる導電コンタクトの第２のセットと、を含
む、パッケージ化電子ハードウェア・ユニット。
【００２７】
【発明の効果】本発明に開示したように、同一プラット
フォーム上に、導電性ピンと、はんだボールの両方をＩ
／Ｏとして含むことにより、電子チップ・パッケージに
おけるＩ／Ｏ密度を、信頼性を維持しながら、増大させ
ることができた。
【図面の簡単な説明】
【図１】本発明の原理の利点を使用していない、はんだ
ボール接続技術を適用した電子コンポーネント・モジュ
ールの断面図である。
【図２】本発明の原理の利点を使用していない、はんだ
ボールのマトリックスを有する領域アレイ・チップを表
す、図１の面Ａ−Ａ'に沿う断面図。
【図３】図１の領域Ｘ内の１つのはんだボールの拡大図
である。
【図４】本発明の原理の利点を使用していない、バイア
・ホールにおいて回路基板を接続するはんだボール接続
技術を表す、典型的なはんだボール・モジュール・アセ
ンブリの部分断面図である。
【図５】はんだボール接続の破壊を表す図３及び図４の
はんだボールの拡大図である。
【図６】本発明の原理によるはんだボール及び導電ピン
を有するパッケージ化電子コンポーネントの断面図であ
る。
【図７】本発明の原理による導電ピン及びはんだボール
のフットプリント・パターンを表す、図６の面Ｂ−Ｂ'
に沿う断面図である。
【図８】本発明の原理により、回路基板と電気的にコン
タクトする導電ピン及びはんだボールを表す、図６の領
域Ｙ内の拡大図である。
【符号の説明】
１２、３８、５４ 基板 １４、３６ キャップ １６、１８、３４ チップ ２０、４２、６０ エキポシ硝子回路基板カード ２２、４０、５６ はんだボール ２４、２６ ハードワイヤ・ライン ２８ 球状のボール ３０、５０ 上側フット ３２、５２ 下側フット ４４ バイア ４６ 上側フット破壊 ４８ 下側フット破壊 ５８ 導電ピン ６０ ニュートラル・ポイント ６２ めっきスルーホール ６４ 鑞付けロケーション ６６ はんだ付けロケーション
フロントページの続き (72)発明者 ジョセフ・マイケル・モスレー アメリカ合衆国33434、フロリダ州ボカ・ ラトン、ノース・ウエスト 28 ウェイ 4800 (72)発明者 ビトー・ジェームズ・タオゾロ アメリカ合衆国33434、フロリダ州ボカ・ ラトン、ラス・フロレス・ドライブ 6548 (72)発明者 ジョン・クロスビー・ミリケン アメリカ合衆国12563、ニューヨーク州パ ターソン、センター・ストリート、ピィ・ オー・ボックス 200

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】論理機能を実行するパッケージ化電子ハー
    ドウェア・ユニットであって、 基板と、 上記基板に形成された入出力端子を有する電気論理回路
    と、 第１の上記入出力端子それぞれに接続されるコントロー
    ル・コラプス導電材料のコンタクトと、 上記コンタクトに接続されない第２の上記入出力端子そ
    れぞれに接続される導電材料のピンと、 を含む、パッケージ化電子ハードウェア・ユニット。
  2. 【請求項２】上記コントロール・コラプス導電材料のコ
    ンタクトがはんだ材料からなる、請求項１記載のパッケ
    ージ化電子ハードウェア・ユニット。
  3. 【請求項３】上記コントロール・コラプス導電材料のコ
    ンタクトがはんだボールである、請求項２記載のパッケ
    ージ化電子ハードウェア・ユニット。
  4. 【請求項４】上記はんだボールが上記基板上にアレイ状
    に配置され、上記基板上のアレイ内の中心に位置するポ
    イントから、距離"Ｄ"より離れて位置する上記はんだボ
    ールは存在せず、上記距離"Ｄ"が上記はんだボール内で
    該はんだボールの導電性を破壊する応力を生じさせない
    ようにする最大距離に相当する、請求項３記載のパッケ
    ージ化電子ハードウェア・ユニット。
  5. 【請求項５】上記距離"Ｄ"が１３．５ｍｍよりも大き
    い、請求項４記載のパッケージ化電子ハードウェア・ユ
    ニット。
  6. 【請求項６】上記ピンが、上記基板上の上記コントロー
    ル・コラプス導電材料のコンタクトのアレイの輪郭を定
    義する周囲を越えた箇所にのみ配置される、請求項１記
    載のパッケージ化電子ハードウェア・ユニット。
  7. 【請求項７】上記コントロール・コラプス導電材料のコ
    ンタクトが実質的にボール形状に形成され、はんだ材料
    からなる、請求項６記載のパッケージ化電子ハードウェ
    ア・ユニット。
  8. 【請求項８】論理機能を実行するパッケージ化電子ハー
    ドウェア・ユニットであって、 基板と、 上記基板に形成された入出力端子を有する電気論理回路
    と、 第１の上記入出力端子にそれぞれ接続され、第１のレベ
    ルのインダクタンスを有する材料からなる導電コンタク
    トの第１のセットと、 上記コンタクトの上記第１のセットに接続されない第２
    の上記入出力端子にそれぞれ接続され、第１のレベルよ
    りも大きな第２のレベルのインダクタンスを有する材料
    からなる導電コンタクトの第２のセットと、 を含む、パッケージ化電子ハードウェア・ユニット。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160436A (ja) * 1999-10-19 2001-06-12 Berg Technol Inc 電気コネクタ
US10137518B2 (en) 2015-02-27 2018-11-27 Fujitsu Limited Semiconductor package, electronic device, and solder mounting method

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3362545B2 (ja) * 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
US5691569A (en) * 1995-12-20 1997-11-25 Intel Corporation Integrated circuit package that has a plurality of staggered pins
US6169329B1 (en) * 1996-04-02 2001-01-02 Micron Technology, Inc. Semiconductor devices having interconnections using standardized bonding locations and methods of designing
US6395991B1 (en) * 1996-07-29 2002-05-28 International Business Machines Corporation Column grid array substrate attachment with heat sink stress relief
US5952726A (en) * 1996-11-12 1999-09-14 Lsi Logic Corporation Flip chip bump distribution on die
US5796169A (en) * 1996-11-19 1998-08-18 International Business Machines Corporation Structurally reinforced ball grid array semiconductor package and systems
US20040124545A1 (en) * 1996-12-09 2004-07-01 Daniel Wang High density integrated circuits and the method of packaging the same
US6162997A (en) * 1997-06-03 2000-12-19 International Business Machines Corporation Circuit board with primary and secondary through holes
JPH1174407A (ja) * 1997-08-29 1999-03-16 Mitsubishi Electric Corp 半導体装置
US5959845A (en) * 1997-09-18 1999-09-28 International Business Machines Corporation Universal chip carrier connector
US5897379A (en) * 1997-12-19 1999-04-27 Sharp Microelectronics Technology, Inc. Low temperature system and method for CVD copper removal
US6111313A (en) * 1998-01-12 2000-08-29 Lsi Logic Corporation Integrated circuit package having a stiffener dimensioned to receive heat transferred laterally from the integrated circuit
US6121679A (en) * 1998-03-10 2000-09-19 Luvara; John J. Structure for printed circuit design
US6310303B1 (en) 1998-03-10 2001-10-30 John J. Luvara Structure for printed circuit design
US6310398B1 (en) 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US6252779B1 (en) 1999-01-25 2001-06-26 International Business Machines Corporation Ball grid array via structure
US6246566B1 (en) * 1999-02-08 2001-06-12 Amkor Technology, Inc. Electrostatic discharge protection package and method
US6303991B1 (en) 1999-05-27 2001-10-16 Fci Americas Technology, Inc. Electronic package and contact therefor
US6221682B1 (en) 1999-05-28 2001-04-24 Lockheed Martin Corporation Method and apparatus for evaluating a known good die using both wire bond and flip-chip interconnects
US6805278B1 (en) * 1999-10-19 2004-10-19 Fci America Technology, Inc. Self-centering connector with hold down
US6830462B1 (en) 1999-12-13 2004-12-14 Fci Americas Technology, Inc. Electrical connector housing
US6471526B1 (en) 1999-12-16 2002-10-29 Fci Americas Technology, Inc. Electrical connector with strain relief feature
JP3624802B2 (ja) * 2000-06-30 2005-03-02 株式会社村田製作所 非可逆回路素子、およびその実装構造
US6417463B1 (en) * 2000-10-02 2002-07-09 Apple Computer, Inc. Depopulation of a ball grid array to allow via placement
JP2002151532A (ja) * 2000-11-08 2002-05-24 Sharp Corp 電子部品、半導体装置の実装方法および半導体装置の実装構造
US6558170B1 (en) 2000-11-22 2003-05-06 Fci Americas Technology, Inc. Strain relief for BGA connector
JP3413186B2 (ja) 2001-07-13 2003-06-03 モルデック株式会社 コネクタ及びその製造方法
US6717066B2 (en) * 2001-11-30 2004-04-06 Intel Corporation Electronic packages having multiple-zone interconnects and methods of manufacture
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
JP2005524239A (ja) * 2002-04-29 2005-08-11 シリコン・パイプ・インコーポレーテッド ダイレクト・コネクト形信号システム
US6891272B1 (en) 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US6965160B2 (en) * 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
US6710440B2 (en) * 2002-08-20 2004-03-23 Intel Corporation Low resistance contact for an integrated circuit
US6791845B2 (en) * 2002-09-26 2004-09-14 Fci Americas Technology, Inc. Surface mounted electrical components
EP1435659A1 (en) * 2002-12-17 2004-07-07 Dialog Semiconductor GmbH Partially populated ball grid design to accomodate landing pads close to the die
US6900389B2 (en) * 2003-01-10 2005-05-31 Fci Americas Technology, Inc. Cover for ball-grid array connector
US7014472B2 (en) * 2003-01-13 2006-03-21 Siliconpipe, Inc. System for making high-speed connections to board-mounted modules
US6943436B2 (en) * 2003-01-15 2005-09-13 Sun Microsystems, Inc. EMI heatspreader/lid for integrated circuit packages
US6956285B2 (en) * 2003-01-15 2005-10-18 Sun Microsystems, Inc. EMI grounding pins for CPU/ASIC chips
US20040147169A1 (en) 2003-01-28 2004-07-29 Allison Jeffrey W. Power connector with safety feature
KR100762873B1 (ko) * 2003-06-10 2007-10-08 주식회사 하이닉스반도체 내부 전압 발생기
US6793500B1 (en) 2003-09-18 2004-09-21 International Business Machines Corporation Radial contact pad footprint and wiring for electrical components
US7458839B2 (en) * 2006-02-21 2008-12-02 Fci Americas Technology, Inc. Electrical connectors having power contacts with alignment and/or restraining features
US7258562B2 (en) 2003-12-31 2007-08-21 Fci Americas Technology, Inc. Electrical power contacts and connectors comprising same
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
US7476108B2 (en) * 2004-12-22 2009-01-13 Fci Americas Technology, Inc. Electrical power connectors with cooling features
US7384289B2 (en) * 2005-01-31 2008-06-10 Fci Americas Technology, Inc. Surface-mount connector
US7303427B2 (en) * 2005-04-05 2007-12-04 Fci Americas Technology, Inc. Electrical connector with air-circulation features
US7242084B2 (en) * 2005-05-27 2007-07-10 Intel Corporation Apparatuses and associated methods for improved solder joint reliability
JP4508947B2 (ja) * 2005-05-30 2010-07-21 Ｏｋｉセミコンダクタ株式会社 半導体装置の自動設計方法および自動設計装置
US7425145B2 (en) 2006-05-26 2008-09-16 Fci Americas Technology, Inc. Connectors and contacts for transmitting electrical power
US7726982B2 (en) * 2006-06-15 2010-06-01 Fci Americas Technology, Inc. Electrical connectors with air-circulation features
US7641500B2 (en) * 2007-04-04 2010-01-05 Fci Americas Technology, Inc. Power cable connector system
US7905731B2 (en) * 2007-05-21 2011-03-15 Fci Americas Technology, Inc. Electrical connector with stress-distribution features
US7762857B2 (en) 2007-10-01 2010-07-27 Fci Americas Technology, Inc. Power connectors with contact-retention features
US8062051B2 (en) * 2008-07-29 2011-11-22 Fci Americas Technology Llc Electrical communication system having latching and strain relief features
USD608293S1 (en) 2009-01-16 2010-01-19 Fci Americas Technology, Inc. Vertical electrical connector
USD606496S1 (en) 2009-01-16 2009-12-22 Fci Americas Technology, Inc. Right-angle electrical connector
USD640637S1 (en) 2009-01-16 2011-06-28 Fci Americas Technology Llc Vertical electrical connector
USD606497S1 (en) 2009-01-16 2009-12-22 Fci Americas Technology, Inc. Vertical electrical connector
USD610548S1 (en) 2009-01-16 2010-02-23 Fci Americas Technology, Inc. Right-angle electrical connector
USD664096S1 (en) 2009-01-16 2012-07-24 Fci Americas Technology Llc Vertical electrical connector
USD619099S1 (en) 2009-01-30 2010-07-06 Fci Americas Technology, Inc. Electrical connector
US8323049B2 (en) * 2009-01-30 2012-12-04 Fci Americas Technology Llc Electrical connector having power contacts
WO2010087856A1 (en) * 2009-01-30 2010-08-05 Hewlett-Packard Development Company, L.P. Integrated-circuit attachment structure with solder balls and pins
US8366485B2 (en) 2009-03-19 2013-02-05 Fci Americas Technology Llc Electrical connector having ribbed ground plate
USD618180S1 (en) 2009-04-03 2010-06-22 Fci Americas Technology, Inc. Asymmetrical electrical connector
USD618181S1 (en) 2009-04-03 2010-06-22 Fci Americas Technology, Inc. Asymmetrical electrical connector
US8624391B2 (en) * 2009-10-08 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Chip design with robust corner bumps
EP2624034A1 (en) 2012-01-31 2013-08-07 Fci Dismountable optical coupling device
CN103325773A (zh) * 2012-03-22 2013-09-25 民瑞科技股份有限公司 集成电路的封装结构
USD718253S1 (en) 2012-04-13 2014-11-25 Fci Americas Technology Llc Electrical cable connector
USD727268S1 (en) 2012-04-13 2015-04-21 Fci Americas Technology Llc Vertical electrical connector
USD727852S1 (en) 2012-04-13 2015-04-28 Fci Americas Technology Llc Ground shield for a right angle electrical connector
US9257778B2 (en) 2012-04-13 2016-02-09 Fci Americas Technology High speed electrical connector
US8944831B2 (en) 2012-04-13 2015-02-03 Fci Americas Technology Llc Electrical connector having ribbed ground plate with engagement members
US9543703B2 (en) 2012-07-11 2017-01-10 Fci Americas Technology Llc Electrical connector with reduced stack height
USD751507S1 (en) 2012-07-11 2016-03-15 Fci Americas Technology Llc Electrical connector
US20140042622A1 (en) * 2012-08-10 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fine Pitch Package-on-Package Structure
USD745852S1 (en) 2013-01-25 2015-12-22 Fci Americas Technology Llc Electrical connector
USD720698S1 (en) 2013-03-15 2015-01-06 Fci Americas Technology Llc Electrical cable connector
US9209144B1 (en) 2014-09-29 2015-12-08 Freescale Semiconductor, Inc. Substrate with electrically isolated bond pads
US11023394B2 (en) 2019-02-19 2021-06-01 Western Digital Technologies, Inc. Socket interconnector with compressible ball contacts for high pad count memory cards
WO2020168552A1 (en) * 2019-02-22 2020-08-27 Intel Corporation Joint connection of corner non-critical to function (nctf) ball for bga solder joint reliability (sjr) enhancement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5385373A (en) * 1977-01-03 1978-07-27 Ibm Circuit package
JPH0283946A (ja) * 1988-09-21 1990-03-26 Hitachi Ltd 多層フイルム接続方法
JPH0582717A (ja) * 1991-09-24 1993-04-02 Toshiba Corp 半導体集積回路装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3871014A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform solder wettable areas on the substrate
US3871015A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform connector joints
US3795845A (en) * 1972-12-26 1974-03-05 Ibm Semiconductor chip having connecting pads arranged in a non-orthogonal array
US4067104A (en) * 1977-02-24 1978-01-10 Rockwell International Corporation Method of fabricating an array of flexible metallic interconnects for coupling microelectronics components
JPS5728337A (en) * 1980-07-28 1982-02-16 Hitachi Ltd Connecting constructin of semiconductor element
JPS5853837A (ja) * 1981-09-25 1983-03-30 Sharp Corp 電子回路部品の接続方法
JPS59151443A (ja) * 1983-02-17 1984-08-29 Fujitsu Ltd 半導体装置
JPS6057957A (ja) * 1983-09-09 1985-04-03 Hitachi Micro Comput Eng Ltd 接続構造
US4581680A (en) * 1984-12-31 1986-04-08 Gte Communication Systems Corporation Chip carrier mounting arrangement
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
JPS62243347A (ja) * 1986-04-16 1987-10-23 Hitachi Ltd 面付可能な電子部品
US4878611A (en) * 1986-05-30 1989-11-07 American Telephone And Telegraph Company, At&T Bell Laboratories Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
JPH01112742A (ja) * 1987-10-27 1989-05-01 Seiko Epson Corp 半導体回路装置
JPH01217993A (ja) * 1988-02-26 1989-08-31 Hitachi Ltd 半導体装置
JP2674071B2 (ja) * 1988-03-10 1997-11-05 日本電気株式会社 Ｌｓｉパッケージ
JPH02109358A (ja) * 1988-10-19 1990-04-23 Hitachi Ltd 半導体の実装構造体
JPH03104149A (ja) * 1989-09-19 1991-05-01 Fujitsu Ltd 半導体パッケージ
JPH03148165A (ja) * 1989-11-02 1991-06-24 Nec Kyushu Ltd Ｐｇａ型半導体装置
JPH03205859A (ja) * 1990-01-05 1991-09-09 Mitsubishi Electric Corp 半導体装置
DE69129619T2 (de) * 1990-09-19 1999-02-25 Fujitsu Ltd., Kawasaki, Kanagawa Halbleitervorrichtung mit einer vielzahl von anschlussstiften
JPH04142766A (ja) * 1990-10-04 1992-05-15 Nec Corp チップキャリア
JPH04199556A (ja) * 1990-10-30 1992-07-20 Mitsubishi Electric Corp ピングリッドアレイ形ｉｃパッケージ
JP2555811B2 (ja) * 1991-09-10 1996-11-20 富士通株式会社 半導体チップのフリップチップ接合方法
US5186383A (en) * 1991-10-02 1993-02-16 Motorola, Inc. Method for forming solder bump interconnections to a solder-plated circuit trace
US5269453A (en) * 1992-04-02 1993-12-14 Motorola, Inc. Low temperature method for forming solder bump interconnections to a plated circuit trace
JP2652107B2 (ja) * 1992-06-18 1997-09-10 セイコーエプソン株式会社 電気的接続構造
US5394009A (en) * 1993-07-30 1995-02-28 Sun Microsystems, Inc. Tab semiconductor package with cushioned land grid array outer lead bumps

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5385373A (en) * 1977-01-03 1978-07-27 Ibm Circuit package
JPH0283946A (ja) * 1988-09-21 1990-03-26 Hitachi Ltd 多層フイルム接続方法
JPH0582717A (ja) * 1991-09-24 1993-04-02 Toshiba Corp 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
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JP2001160436A (ja) * 1999-10-19 2001-06-12 Berg Technol Inc 電気コネクタ
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