JPH0582786A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
- Publication number
- JPH0582786A JPH0582786A JP3242196A JP24219691A JPH0582786A JP H0582786 A JPH0582786 A JP H0582786A JP 3242196 A JP3242196 A JP 3242196A JP 24219691 A JP24219691 A JP 24219691A JP H0582786 A JPH0582786 A JP H0582786A
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- JP
- Japan
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- region
- gate electrode
- gate
- conductivity type
- type
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】半導体基板の両主面に対向して設けられた両電
極間に流れる電流を一主面上に絶縁膜を介して設けられ
たゲート電極によりスイッチングする素子のターンオフ
の速度を速くする。 【構成】ゲート電極のチャネル部の上の部分とその他の
部分との導電型を変えてその間のＰＮ接合によりオフ時
にチャネル部の上の部分に電流が流入するのを阻止する
と共に、チャネル部上以外のゲート電極部分にはコイル
を接続してその部分からの電荷の放電を遅らせることに
より、チャネル部上のゲート電極部分の電荷が速やかに
除去されてスイッチング速度が向上する。
極間に流れる電流を一主面上に絶縁膜を介して設けられ
たゲート電極によりスイッチングする素子のターンオフ
の速度を速くする。 【構成】ゲート電極のチャネル部の上の部分とその他の
部分との導電型を変えてその間のＰＮ接合によりオフ時
にチャネル部の上の部分に電流が流入するのを阻止する
と共に、チャネル部上以外のゲート電極部分にはコイル
を接続してその部分からの電荷の放電を遅らせることに
より、チャネル部上のゲート電極部分の電荷が速やかに
除去されてスイッチング速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板の両主面に対
向して設けられた両電極間に流れる電流を一主面上に絶
縁膜を介して設けられたゲート電極によりスイッチング
するＭＯＳ型トランジスタに関する。
向して設けられた両電極間に流れる電流を一主面上に絶
縁膜を介して設けられたゲート電極によりスイッチング
するＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】半導体基板の両主面に設けられた両電極
間を流れる電流を電圧駆動する事の出来る電力用スイッ
チング素子としてＭＯＳ電界効果トランジスタ (ＭＯＳ
ＦＥＴ) あるいは絶縁ゲート型バイポーラトランジスタ
(ＩＧＢＴ) が多く用いられるようになった。
間を流れる電流を電圧駆動する事の出来る電力用スイッ
チング素子としてＭＯＳ電界効果トランジスタ (ＭＯＳ
ＦＥＴ) あるいは絶縁ゲート型バイポーラトランジスタ
(ＩＧＢＴ) が多く用いられるようになった。
【０００３】図２は縦型ＭＯＳＦＥＴの基本的構造を示
す。すなわち、Ｎ+ 層１の上に積層された低不純物濃度
のＮ- 層２の表面層内に選択的にＰ領域３が形成され、
さらにそのＰ領域３の表面層内に選択的にＮ+ ソース領
域４が形成されていて、Ｐ領域３の表面部のうちＮ- 層
２とＮ+ ソース領域４とによって挟まれた部分がチャネ
ル部５となる。このチャネル部の上からＮ- 層の露出部
の上にかけてゲート絶縁膜６を介して多結晶シリコンよ
りなるゲート電極７が設けられている。ゲート電極７の
表面は酸化膜８により覆われているがその一部はエッチ
ングにより除去されており、ゲート接続電極11が接触し
ている。この酸化膜８によりゲート電極７と絶縁された
エミッタ電極９は、Ｐ領域３とＮ+ソース領域４とに共
通に接触しており、またＮ+ 基板１の反対側表面にはコ
レクタ電極10が接触している。
す。すなわち、Ｎ+ 層１の上に積層された低不純物濃度
のＮ- 層２の表面層内に選択的にＰ領域３が形成され、
さらにそのＰ領域３の表面層内に選択的にＮ+ ソース領
域４が形成されていて、Ｐ領域３の表面部のうちＮ- 層
２とＮ+ ソース領域４とによって挟まれた部分がチャネ
ル部５となる。このチャネル部の上からＮ- 層の露出部
の上にかけてゲート絶縁膜６を介して多結晶シリコンよ
りなるゲート電極７が設けられている。ゲート電極７の
表面は酸化膜８により覆われているがその一部はエッチ
ングにより除去されており、ゲート接続電極11が接触し
ている。この酸化膜８によりゲート電極７と絶縁された
エミッタ電極９は、Ｐ領域３とＮ+ソース領域４とに共
通に接触しており、またＮ+ 基板１の反対側表面にはコ
レクタ電極10が接触している。
【０００４】この素子はエミッタ電極９を接地し、コレ
クタ電極10に正の電圧を印加した状態で、ゲート電極７
にしきい値電圧以上の電圧を印加すると、チャネル部５
がＰ型からＮ型へと反転し、電子がエミッタ電極９から
Ｎ+ ソース領域４、チャネル部５の反転した部分、Ｎ-
層２およびＮ+ 層１を介してコレクタ電極10に流れる事
により導通状態となる。一方、ゲート電極７にしきい値
電圧以下の電圧を印加した場合はチャネル部５の反転は
起こらないので導通状態とはならない。ＩＧＢＴの場合
はＮ+ 層１の代わりにＰ+ 層を用い、オン時にＮ- 層２
に伝導度変調をおこさせてオン電圧を低くするものであ
る。
クタ電極10に正の電圧を印加した状態で、ゲート電極７
にしきい値電圧以上の電圧を印加すると、チャネル部５
がＰ型からＮ型へと反転し、電子がエミッタ電極９から
Ｎ+ ソース領域４、チャネル部５の反転した部分、Ｎ-
層２およびＮ+ 層１を介してコレクタ電極10に流れる事
により導通状態となる。一方、ゲート電極７にしきい値
電圧以下の電圧を印加した場合はチャネル部５の反転は
起こらないので導通状態とはならない。ＩＧＢＴの場合
はＮ+ 層１の代わりにＰ+ 層を用い、オン時にＮ- 層２
に伝導度変調をおこさせてオン電圧を低くするものであ
る。
【０００５】図２に示した半導体素子の製造方法は以下
の手順で行われる。Ｎ+ サブストレート１上にＮ- エピ
タキシャル層２を積層してなるシリコンウエーハの表面
にゲート絶縁膜６および多結晶ゲート電極７を形成した
後にこれら２層を選択エッチングによりパターニングす
る。そのエッチングによる除去部を通しアクセプタ不純
物をイオン注入し熱拡散する事によりＰ拡散領域３を形
成する。さらにドナー不純物をゲート電極７をマスクと
してイオン注入し熱拡散する事によりＮ+ ソース領域４
を形成する。その後層間絶縁膜となるＰＳＧなどの酸化
絶縁膜８を堆積させ、ゲート電極が露出しないように窓
を開ける。この際、選択エッチングに用いたマスクを再
び用いてＮ+ ソース領域をエッチングする事によりＰ領
域３を露出させる。次いで酸化絶縁膜８をオーバーエッ
チングしてＮ+ ソース領域４を露出させる。なお酸化絶
縁膜８は後にゲート電極７とゲート接続電極11とが接触
するように一部除去しておく。そしてアルミニウムを蒸
着により堆積させてパターニングする事によりエミッタ
電極９とゲート接続電極11を形成する。最後にＮ+基板
１の反対側表面に金属を蒸着してコレクタ電極10として
完成する。
の手順で行われる。Ｎ+ サブストレート１上にＮ- エピ
タキシャル層２を積層してなるシリコンウエーハの表面
にゲート絶縁膜６および多結晶ゲート電極７を形成した
後にこれら２層を選択エッチングによりパターニングす
る。そのエッチングによる除去部を通しアクセプタ不純
物をイオン注入し熱拡散する事によりＰ拡散領域３を形
成する。さらにドナー不純物をゲート電極７をマスクと
してイオン注入し熱拡散する事によりＮ+ ソース領域４
を形成する。その後層間絶縁膜となるＰＳＧなどの酸化
絶縁膜８を堆積させ、ゲート電極が露出しないように窓
を開ける。この際、選択エッチングに用いたマスクを再
び用いてＮ+ ソース領域をエッチングする事によりＰ領
域３を露出させる。次いで酸化絶縁膜８をオーバーエッ
チングしてＮ+ ソース領域４を露出させる。なお酸化絶
縁膜８は後にゲート電極７とゲート接続電極11とが接触
するように一部除去しておく。そしてアルミニウムを蒸
着により堆積させてパターニングする事によりエミッタ
電極９とゲート接続電極11を形成する。最後にＮ+基板
１の反対側表面に金属を蒸着してコレクタ電極10として
完成する。
【０００６】
【発明が解決しようとする課題】近年ＭＯＳ型トランジ
スタへの要求として装置の小型化のためにより高速スイ
ッチング可能な素子の開発が求められている。そのため
にはゲート、エミッタ、コレクタの各電極間の容量、と
りわけゲート・コレクタ間の容量低減が重要になる。そ
れはＭＯＳ型トランジスタは前述したようにゲート電極
に正または負の電圧を印加する事により動作させる電圧
駆動型素子であるが、ゲートをある電位に固定させるに
は電荷の充放電が必要で、その充放電の速度はゲート電
極とその他の電極間の容量Ｃおよびゲート電極とゲート
駆動回路間の抵抗Ｒによって決まる時定数によって決ま
り、この速度が素子のスイッチング速度を決める重要な
要素となっている。この対策としては容量Ｃの低減やゲ
ート抵抗Ｒの低減などが有るが、容量Ｃの低減のために
ゲート酸化膜を厚くすることや、容量に影響する部分の
面積を狭くすることは何れもオン電圧を上昇させるし、
抵抗Ｒの低減も現開発段階では限界となりつつある。
スタへの要求として装置の小型化のためにより高速スイ
ッチング可能な素子の開発が求められている。そのため
にはゲート、エミッタ、コレクタの各電極間の容量、と
りわけゲート・コレクタ間の容量低減が重要になる。そ
れはＭＯＳ型トランジスタは前述したようにゲート電極
に正または負の電圧を印加する事により動作させる電圧
駆動型素子であるが、ゲートをある電位に固定させるに
は電荷の充放電が必要で、その充放電の速度はゲート電
極とその他の電極間の容量Ｃおよびゲート電極とゲート
駆動回路間の抵抗Ｒによって決まる時定数によって決ま
り、この速度が素子のスイッチング速度を決める重要な
要素となっている。この対策としては容量Ｃの低減やゲ
ート抵抗Ｒの低減などが有るが、容量Ｃの低減のために
ゲート酸化膜を厚くすることや、容量に影響する部分の
面積を狭くすることは何れもオン電圧を上昇させるし、
抵抗Ｒの低減も現開発段階では限界となりつつある。
【０００７】本発明の目的は上述の問題を解決し、高速
スイッチング可能なＭＯＳ型トランジスタを提供する事
にある。
スイッチング可能なＭＯＳ型トランジスタを提供する事
にある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板の第一導電型の第一領域の表
面層内に選択的に形成された第二導電型の第二領域およ
びその第二領域の表面層内に選択的に形成された第一導
電型の第三領域を有し、第二領域表面部の第一領域と第
三領域にはさまれた部分の上から第一領域の露出面上に
かけてゲート絶縁膜を介して設けられたゲート電極なら
びにそのゲート電極と絶縁されて第二領域および第三領
域に共通に接触するエミッタ電極を備えたＭＯＳ型トラ
ンジスタにおいて、ゲート電極の少なくとも第一領域の
露出面上にある部分が第一導電型であり、残りの部分が
第二導電型であって、ゲート端子がゲート電極の第一導
電型の部分に直接に、第二導電型の部分にコイルを介し
て接続されたものとする。そして、ゲート電極が多結晶
シリコンよりなることが有効である。またコイルが半導
体基板表面と絶縁膜を介する導体層により形成されたこ
とも有効である。
に、本発明は、半導体基板の第一導電型の第一領域の表
面層内に選択的に形成された第二導電型の第二領域およ
びその第二領域の表面層内に選択的に形成された第一導
電型の第三領域を有し、第二領域表面部の第一領域と第
三領域にはさまれた部分の上から第一領域の露出面上に
かけてゲート絶縁膜を介して設けられたゲート電極なら
びにそのゲート電極と絶縁されて第二領域および第三領
域に共通に接触するエミッタ電極を備えたＭＯＳ型トラ
ンジスタにおいて、ゲート電極の少なくとも第一領域の
露出面上にある部分が第一導電型であり、残りの部分が
第二導電型であって、ゲート端子がゲート電極の第一導
電型の部分に直接に、第二導電型の部分にコイルを介し
て接続されたものとする。そして、ゲート電極が多結晶
シリコンよりなることが有効である。またコイルが半導
体基板表面と絶縁膜を介する導体層により形成されたこ
とも有効である。
【０００９】
【作用】以下、記述を簡単にするために本発明の作用を
ＮチャネルＭＯＳ型トランジスタ、すなわち第一導電型
がＮ型、第二導電型がＰ型であるＭＯＳ型トランジスタ
について説明する。その場合、ゲート電極のうち、チャ
ネルの上にある部分はＰ型、第一領域の露出面上にある
部分はＮ型である。そしてＮ型の部分にはコイルが接続
されている。素子をオフさせる場合にはゲート電極に負
を印加して、正の電荷をゲート電極より取り除く必要が
ある。従来の素子ではゲート電極全ての電荷を同時に取
り除いていたが、実際には電流をその通路中の一部でで
も通電出来なくなると電流は流れなくなる。オフ時にす
べての電荷を瞬時に除去する必要はなく、チャネル部上
のゲート電極の電荷のみ確実に瞬時に除去すれば素子は
オフする。この素子の場合、ゲート電極中Ｐ型の部分は
ゲート回路に直接に接続しているのですぐに放電が終了
し、素子はオフする。しかしＮ型の部分にコイルが接続
してあるので電流に遅れが生じる。またＰ型の部分とは
逆方向なのでこの部分を迂回して流れる事もできない。
結果としてゲート電極のＮ型の部分は素子がオフした後
にゆっくり放電が行われ、最終的にはＰ型の部分と同電
位となる。オン動作の時にもコイルの箇所では遅れが生
じるが今度はＰ型部分とＮ型部分の間の接合が順方向な
のでＰ型からＮ型へ電流が流れてオン動作は速やかに行
われる。同様な作用は、導電型が入れ換わり、印加電圧
の極性が逆のＰチャネルＭＯＳ型トランジスタでも行わ
れる。
ＮチャネルＭＯＳ型トランジスタ、すなわち第一導電型
がＮ型、第二導電型がＰ型であるＭＯＳ型トランジスタ
について説明する。その場合、ゲート電極のうち、チャ
ネルの上にある部分はＰ型、第一領域の露出面上にある
部分はＮ型である。そしてＮ型の部分にはコイルが接続
されている。素子をオフさせる場合にはゲート電極に負
を印加して、正の電荷をゲート電極より取り除く必要が
ある。従来の素子ではゲート電極全ての電荷を同時に取
り除いていたが、実際には電流をその通路中の一部でで
も通電出来なくなると電流は流れなくなる。オフ時にす
べての電荷を瞬時に除去する必要はなく、チャネル部上
のゲート電極の電荷のみ確実に瞬時に除去すれば素子は
オフする。この素子の場合、ゲート電極中Ｐ型の部分は
ゲート回路に直接に接続しているのですぐに放電が終了
し、素子はオフする。しかしＮ型の部分にコイルが接続
してあるので電流に遅れが生じる。またＰ型の部分とは
逆方向なのでこの部分を迂回して流れる事もできない。
結果としてゲート電極のＮ型の部分は素子がオフした後
にゆっくり放電が行われ、最終的にはＰ型の部分と同電
位となる。オン動作の時にもコイルの箇所では遅れが生
じるが今度はＰ型部分とＮ型部分の間の接合が順方向な
のでＰ型からＮ型へ電流が流れてオン動作は速やかに行
われる。同様な作用は、導電型が入れ換わり、印加電圧
の極性が逆のＰチャネルＭＯＳ型トランジスタでも行わ
れる。
【００１０】
【実施例】以下図２と共通の部分に同一の符号を付した
図を引用して本発明の実施例について説明する。
図を引用して本発明の実施例について説明する。
【００１１】図１に示した実施例では、多結晶シリコン
ゲート電極の内、下がチャネル部になっている部分71は
Ｐ型に、それ以外の部分72はＮ型になっていて、Ｐ型の
部分71はゲート端子12に直接接続されており、Ｎ型の部
分72はコイル13を介して接続されている。このＮチャネ
ル縦型ＭＯＳＦＥＴを製造するには、まず高不純物濃度
のＮ+ 基板１の上に低不純物濃度のＮ- エピタキシャル
層２を成長させたシリコンウエーハの表面を厚さ1000Å
程度酸化してゲート酸化膜６とする。次いでゲート電極
となる多結晶シリコンを１μｍ程度の厚さまで堆積させ
る。多結晶シリコンゲート電極は通常単一の不純物を抵
抗が下がるように１×1020／cm3 程度の大量に導入して
Ｎ型にするけれども、本発明によりＰ−Ｎ接合を形成す
るためにＰ部71とＮ部72とを片側ずつ保護膜で覆い、イ
オン注入または表面からの拡散によりそれぞれの不純物
を１×1019／cm3 程度に導入し、熱拡散にて活性化して
Ｐ−Ｎ接合を備えたゲート電極を形成する。これらゲー
ト酸化膜６とゲート電極71, 72を同一マスクを用いてエ
ッチングする。この時形成された窓を通してアクセプタ
不純物として硼素を１×1014／cm2 程度のドーズ量でイ
オン注入して熱拡散を行い、深さ３μｍ程度のＰ拡散領
域３を形成する。またドナー不純物として砒素を１×10
15／cm2 程度のドーズ量でイオン注入して熱拡散を行う
ことにより深さ0.2 μｍ程度のＮ+ ソース領域４を形成
する。さらに、表面上にＰＳＧあるいはＳＰＳＧなどか
らなる層間絶縁膜８を１μｍ程度の厚さに堆積させ、ゲ
ート電極71, 72が露出しない程度のコンタクトホールを
開ける。この時用いたフォトマスクを再び用いてシリコ
ンをエッチングして凹部を形成し、Ｎ+ ソース領域４の
側面を露出させる。そして絶縁膜８をオーバーエッチン
グしてからこの時使用したレジストを除去すると、Ｐ拡
散領域３の表面も露出した状態になる。なお酸化絶縁膜
８には、ゲート電極71, 72にそれぞれゲート接続電極11
を接続するためのコンタクトホールを開けておく。その
あとアルミニウムなどの金属を蒸着により堆積させ、不
要部分はエッチングにより除去することにより、ゲート
接続電極11とエミッタ電極９とに分けることが出来る。
ゲート電極の内、下がチャネル部になっている部分71は
Ｐ型に、それ以外の部分72はＮ型になっていて、Ｐ型の
部分71はゲート端子12に直接接続されており、Ｎ型の部
分72はコイル13を介して接続されている。このＮチャネ
ル縦型ＭＯＳＦＥＴを製造するには、まず高不純物濃度
のＮ+ 基板１の上に低不純物濃度のＮ- エピタキシャル
層２を成長させたシリコンウエーハの表面を厚さ1000Å
程度酸化してゲート酸化膜６とする。次いでゲート電極
となる多結晶シリコンを１μｍ程度の厚さまで堆積させ
る。多結晶シリコンゲート電極は通常単一の不純物を抵
抗が下がるように１×1020／cm3 程度の大量に導入して
Ｎ型にするけれども、本発明によりＰ−Ｎ接合を形成す
るためにＰ部71とＮ部72とを片側ずつ保護膜で覆い、イ
オン注入または表面からの拡散によりそれぞれの不純物
を１×1019／cm3 程度に導入し、熱拡散にて活性化して
Ｐ−Ｎ接合を備えたゲート電極を形成する。これらゲー
ト酸化膜６とゲート電極71, 72を同一マスクを用いてエ
ッチングする。この時形成された窓を通してアクセプタ
不純物として硼素を１×1014／cm2 程度のドーズ量でイ
オン注入して熱拡散を行い、深さ３μｍ程度のＰ拡散領
域３を形成する。またドナー不純物として砒素を１×10
15／cm2 程度のドーズ量でイオン注入して熱拡散を行う
ことにより深さ0.2 μｍ程度のＮ+ ソース領域４を形成
する。さらに、表面上にＰＳＧあるいはＳＰＳＧなどか
らなる層間絶縁膜８を１μｍ程度の厚さに堆積させ、ゲ
ート電極71, 72が露出しない程度のコンタクトホールを
開ける。この時用いたフォトマスクを再び用いてシリコ
ンをエッチングして凹部を形成し、Ｎ+ ソース領域４の
側面を露出させる。そして絶縁膜８をオーバーエッチン
グしてからこの時使用したレジストを除去すると、Ｐ拡
散領域３の表面も露出した状態になる。なお酸化絶縁膜
８には、ゲート電極71, 72にそれぞれゲート接続電極11
を接続するためのコンタクトホールを開けておく。その
あとアルミニウムなどの金属を蒸着により堆積させ、不
要部分はエッチングにより除去することにより、ゲート
接続電極11とエミッタ電極９とに分けることが出来る。
【００１２】コイル13は、別個の部品を外付けしてもよ
いが、図３に示すように、素子の半導体基板21の表面上
に酸化膜22を介して形成された多結晶シリコン層23とそ
れに層間絶縁膜24に開けられたコンタクトホール25で接
触するアルミニウム層26とによって形成することもで
き、その一端をＮ型ゲート電極72に接触するゲート接続
電極11と、他端をゲート端子12と接続すればよい。
いが、図３に示すように、素子の半導体基板21の表面上
に酸化膜22を介して形成された多結晶シリコン層23とそ
れに層間絶縁膜24に開けられたコンタクトホール25で接
触するアルミニウム層26とによって形成することもで
き、その一端をＮ型ゲート電極72に接触するゲート接続
電極11と、他端をゲート端子12と接続すればよい。
【００１３】図４は図１と同様の表面構造をしたＩＧＢ
Ｔで、Ｎ+ サブストレート１の代わりにＰ+ サブストレ
ート14が用いられている点が異なっている。このＩＧＢ
Ｔにおいても同様の効果が得られる。
Ｔで、Ｎ+ サブストレート１の代わりにＰ+ サブストレ
ート14が用いられている点が異なっている。このＩＧＢ
Ｔにおいても同様の効果が得られる。
【００１４】以上の実施例ではゲート電極への電圧印加
によりＰ型チャネル部を反転させるＮチャネル型素子に
ついて述べたが、各部の導電型を逆にしたＰチャネル型
の素子でも同様に実施し、同様の効果が得られる。
によりＰ型チャネル部を反転させるＮチャネル型素子に
ついて述べたが、各部の導電型を逆にしたＰチャネル型
の素子でも同様に実施し、同様の効果が得られる。
【００１５】
【発明の効果】本発明によれば、半導体基板上のゲート
電極のチャネル部上以外の部分とチャネル部上の部分と
の間にＰＮ接合を形成し、オフ時にゲート電極に印加さ
れる電圧がそのＰＮ接合を逆バイアスするようにして、
オフ時にはチャネル部上のゲート電極の電荷がすぐに放
電し、コイルが接続されている残りの部分の電荷はその
あと遅れて放電させることによって、ゲート電極中の電
荷のオフ動作のために必要な放電が速やかに行われるよ
うになり、スイッチング速度が向上したＭＯＳ型トラン
ジスタを得ることができた。
電極のチャネル部上以外の部分とチャネル部上の部分と
の間にＰＮ接合を形成し、オフ時にゲート電極に印加さ
れる電圧がそのＰＮ接合を逆バイアスするようにして、
オフ時にはチャネル部上のゲート電極の電荷がすぐに放
電し、コイルが接続されている残りの部分の電荷はその
あと遅れて放電させることによって、ゲート電極中の電
荷のオフ動作のために必要な放電が速やかに行われるよ
うになり、スイッチング速度が向上したＭＯＳ型トラン
ジスタを得ることができた。
【図１】本発明の一実施例の縦型ＭＯＳＦＥＴの断面図
【図２】従来の縦型ＭＯＳＦＥＴの断面図
【図３】半導体基板上に形成したコイルを有する実施例
を示し、(a) は平面図、(b) は(a) のＡ−Ａ線断面図
を示し、(a) は平面図、(b) は(a) のＡ−Ａ線断面図
【図４】本発明の別の実施例のＩＧＢＴの断面図
１ Ｎ+ サブストレート ２ Ｎ- 低不純物濃度層 ３ Ｐ領域 ４ Ｎ+ ソース領域 ５ チャネル部 ６ ゲート酸化膜 ７１ Ｐ型ゲート電極 ７２ Ｎ型ゲート電極 ８ 層間絶縁膜 ９ エミッタ電極 １０ コレクタ電極 １１ ゲート接続電極 １２ ゲート端子 １３ コイル １４ Ｐ+ サブストレート
Claims (3)
- 【請求項１】半導体基板の第一導電型の第一領域の表面
層内に選択的に形成された第二導電型の第二領域および
その第二領域の表面層内に選択的に形成された第一導電
型の第三領域を有し、第二領域表面部の第一領域と第三
領域にはさまれた部分の上から第一領域の露出面上にか
けてゲート絶縁膜を介して設けられたゲート電極ならび
にそのゲート電極と絶縁されて第二領域および第三領域
に共通に接触するエミッタ電極を備えたものにおいて、
ゲート電極の少なくとも第一領域の露出面上にある部分
が第一導電型であり、残りの部分が第二導電型であっ
て、ゲート端子がゲート電極の第一導電型の部分に直接
に、第二導電型の部分にコイルを介して接続されたこと
を特徴とするＭＯＳ型トランジスタ。 - 【請求項２】ゲート電極が多結晶よりなる請求項１記載
のＭＯＳ型トランジスタ。 - 【請求項３】コイルが半導体基板と絶縁膜を介する導体
層により形成された請求項１あるいは２記載のＭＯＳ型
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242196A JPH0582786A (ja) | 1991-09-24 | 1991-09-24 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242196A JPH0582786A (ja) | 1991-09-24 | 1991-09-24 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582786A true JPH0582786A (ja) | 1993-04-02 |
Family
ID=17085714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242196A Pending JPH0582786A (ja) | 1991-09-24 | 1991-09-24 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582786A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446311A (en) * | 1994-09-16 | 1995-08-29 | International Business Machines Corporation | High-Q inductors in silicon technology without expensive metalization |
| US9267536B2 (en) | 2005-06-27 | 2016-02-23 | Campagnolo S.R.L. | Control device for a bicycle derailleur |
| US10118664B2 (en) | 2007-03-01 | 2018-11-06 | Campagnolo S.R.L. | Control device for a bicycle and bicycle comprising such a device |
-
1991
- 1991-09-24 JP JP3242196A patent/JPH0582786A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446311A (en) * | 1994-09-16 | 1995-08-29 | International Business Machines Corporation | High-Q inductors in silicon technology without expensive metalization |
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