JPH0582802A - 半導体集積回路のキヤパシタおよびこれを用いた不揮発性メモリ - Google Patents
半導体集積回路のキヤパシタおよびこれを用いた不揮発性メモリInfo
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- JPH0582802A JPH0582802A JP27002091A JP27002091A JPH0582802A JP H0582802 A JPH0582802 A JP H0582802A JP 27002091 A JP27002091 A JP 27002091A JP 27002091 A JP27002091 A JP 27002091A JP H0582802 A JPH0582802 A JP H0582802A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【目的】 十分な量の信号電荷を蓄積することができ、
しかもスイッチング時間を短くすることができる半導体
集積回路のキャパシタおよびこれを用いた不揮発性メモ
リを提供する。 【構成】 電界効果トランジスタ１０のソース領域１３
ａの上に、櫛歯状のストライプ構造を持った下部電極３
１、強誘電体薄膜３３、前記下部電極３１のストライプ
構造と交差する櫛歯状のストライプ構造を持った上部電
極３２をその順に積層することにより、見掛け上、複数
個の小面積のキャパシタを並列接続した構造の強誘電体
キャパシタを構成する。
しかもスイッチング時間を短くすることができる半導体
集積回路のキャパシタおよびこれを用いた不揮発性メモ
リを提供する。 【構成】 電界効果トランジスタ１０のソース領域１３
ａの上に、櫛歯状のストライプ構造を持った下部電極３
１、強誘電体薄膜３３、前記下部電極３１のストライプ
構造と交差する櫛歯状のストライプ構造を持った上部電
極３２をその順に積層することにより、見掛け上、複数
個の小面積のキャパシタを並列接続した構造の強誘電体
キャパシタを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
られるキャパシタの構造に係り、特に、強誘電体物質を
用いたキャパシタおよび前記キャパシタを用いた不揮発
性メモリに関する。
られるキャパシタの構造に係り、特に、強誘電体物質を
用いたキャパシタおよび前記キャパシタを用いた不揮発
性メモリに関する。
【０００２】
【従来の技術】従来、この種の不揮発性メモリとして、
例えば、特開平３−３０４７９６号公報に記載されたよ
うなメモリセルが知られている。このメモリセルの電気
的等価回路図を図５に、その素子構造を図６に示す。図
５に示したメモリセルは、スイッチング素子としての電
界効果トランジスタ１０と、強誘電体物質を用いた信号
電荷蓄積用のキャパシタ２０を含む。電界効果トランジ
スタ１０は、ゲート電極１１と、ドレイン電極１２と、
ソース電極１３とを備え、ゲート電極１１はワードライ
ンＷＬに、ドレイン電極１２はビットラインＢＬにそれ
ぞれ接続している。キャパシタ２０は、対向配置された
２つの電極２１，２２を備え、両電極２１，２２の間に
強誘電体薄膜２３が介在している。一方の電極２１は、
電界効果トランジスタ１０のソース電極１３に接続し、
他方の電極２２は接地ラインＶSSあるいはドライブライ
ンＤＬに接続している。ここで、強誘電体薄膜２３とし
ては、一般にＰＺＴと称されるチタン酸ジルコン酸鉛等
が用いられる。
例えば、特開平３−３０４７９６号公報に記載されたよ
うなメモリセルが知られている。このメモリセルの電気
的等価回路図を図５に、その素子構造を図６に示す。図
５に示したメモリセルは、スイッチング素子としての電
界効果トランジスタ１０と、強誘電体物質を用いた信号
電荷蓄積用のキャパシタ２０を含む。電界効果トランジ
スタ１０は、ゲート電極１１と、ドレイン電極１２と、
ソース電極１３とを備え、ゲート電極１１はワードライ
ンＷＬに、ドレイン電極１２はビットラインＢＬにそれ
ぞれ接続している。キャパシタ２０は、対向配置された
２つの電極２１，２２を備え、両電極２１，２２の間に
強誘電体薄膜２３が介在している。一方の電極２１は、
電界効果トランジスタ１０のソース電極１３に接続し、
他方の電極２２は接地ラインＶSSあるいはドライブライ
ンＤＬに接続している。ここで、強誘電体薄膜２３とし
ては、一般にＰＺＴと称されるチタン酸ジルコン酸鉛等
が用いられる。
【０００３】図６を参照して、上述したメモリセルの素
子構造を簡単に説明する。シリコン基板１の表面を選択
酸化することによって得られたフィールド酸化膜２によ
って素子形成領域が分離形成され、この領域に酸化膜３
で覆われたゲート電極１１、ドレイン領域１２ａおよび
ソース領域１３ａからなる電界効果トランジスタ１０が
形成される。ソース領域１３ａの上に、下部電極２１、
強誘電体薄膜２３および上部電極２２をその順に積層し
て得られるキャパシタ２０が形成される。そして、ドレ
イン領域１２ａ上にはビットラインＢＬを構成する金属
配線４が、上部電極２２の上には接地ラインＶSSあるい
はドライブラインＤＬを構成する金属配線５がそれぞれ
形成される。
子構造を簡単に説明する。シリコン基板１の表面を選択
酸化することによって得られたフィールド酸化膜２によ
って素子形成領域が分離形成され、この領域に酸化膜３
で覆われたゲート電極１１、ドレイン領域１２ａおよび
ソース領域１３ａからなる電界効果トランジスタ１０が
形成される。ソース領域１３ａの上に、下部電極２１、
強誘電体薄膜２３および上部電極２２をその順に積層し
て得られるキャパシタ２０が形成される。そして、ドレ
イン領域１２ａ上にはビットラインＢＬを構成する金属
配線４が、上部電極２２の上には接地ラインＶSSあるい
はドライブラインＤＬを構成する金属配線５がそれぞれ
形成される。
【０００４】次に、図７および図８を参照して上述した
従来の不揮発性メモリに用いられる強誘電体キャパシタ
の電荷蓄積作用を説明する。図７は半導体基板上に形成
される従来のキャパシタを抜き出して示した模式図であ
る。図中の符号ａ，ｂはキャパシタの端子である。これ
らの端子ａ，ｂ間に電圧を印加していったときに、電極
２１，２２間の強誘電体薄膜２３に蓄積される電荷量の
変化を図８に示す。同図において、横軸は電界強度Ｅ、
縦軸は分極量Ｐを示す。端子ａ，ｂ間の電圧変化に対し
て、強誘電体薄膜２３の分極量は、０→Ａ→Ｂ→Ｃ→Ｄ
→Ｅ→Ｆ→Ｇ→Ｂのような変化、つまりヒステリシス特
性を呈する。
従来の不揮発性メモリに用いられる強誘電体キャパシタ
の電荷蓄積作用を説明する。図７は半導体基板上に形成
される従来のキャパシタを抜き出して示した模式図であ
る。図中の符号ａ，ｂはキャパシタの端子である。これ
らの端子ａ，ｂ間に電圧を印加していったときに、電極
２１，２２間の強誘電体薄膜２３に蓄積される電荷量の
変化を図８に示す。同図において、横軸は電界強度Ｅ、
縦軸は分極量Ｐを示す。端子ａ，ｂ間の電圧変化に対し
て、強誘電体薄膜２３の分極量は、０→Ａ→Ｂ→Ｃ→Ｄ
→Ｅ→Ｆ→Ｇ→Ｂのような変化、つまりヒステリシス特
性を呈する。
【０００５】いま、電極２１，２２間の電界強度をＥ0
を越えて充分大きいＥsat まで上げた後、これを０にま
で戻すと、強誘電体薄膜２３内には分極量ＰS （これ
を、自発分極という）が残る。同様に、電極２１，２２
間の電界強度を−Ｅsat まで下げた後、これを０にまで
戻すと、強誘電体薄膜２３内には分極量−ＰS が残る。
このような正負の自発分極ＰS を、データ『１』，
『０』の書き込み状態に対応付ければ、結局、キャパシ
タ２０からは、次式で表される読み取り信号電荷Ｑが得
られることになる。 Ｑ＝２ＰS ・Ｓ〔クーロン〕 上式で、Ｓはキャパシタ面積である。なお、自発分極Ｐ
S は、強誘電体薄膜２３の組成、厚さ等によって定ま
る。
を越えて充分大きいＥsat まで上げた後、これを０にま
で戻すと、強誘電体薄膜２３内には分極量ＰS （これ
を、自発分極という）が残る。同様に、電極２１，２２
間の電界強度を−Ｅsat まで下げた後、これを０にまで
戻すと、強誘電体薄膜２３内には分極量−ＰS が残る。
このような正負の自発分極ＰS を、データ『１』，
『０』の書き込み状態に対応付ければ、結局、キャパシ
タ２０からは、次式で表される読み取り信号電荷Ｑが得
られることになる。 Ｑ＝２ＰS ・Ｓ〔クーロン〕 上式で、Ｓはキャパシタ面積である。なお、自発分極Ｐ
S は、強誘電体薄膜２３の組成、厚さ等によって定ま
る。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、図９に示すように、一般にＰＺＴのよ
うな強誘電体物質を用いたキャパシタのスイッチング時
間は、電極面積が小さくなるにつれて短くなり、この点
は集積化に伴い電極面積を小さくしていく場合のメリッ
トではあるが、図１０に示すように、電極面積の減少と
ともに反転電荷密度（上式の２Ｐｓに相当する）も急速
に減少するので、信号電荷Ｑの読み取りが困難になると
いう問題点がある。
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、図９に示すように、一般にＰＺＴのよ
うな強誘電体物質を用いたキャパシタのスイッチング時
間は、電極面積が小さくなるにつれて短くなり、この点
は集積化に伴い電極面積を小さくしていく場合のメリッ
トではあるが、図１０に示すように、電極面積の減少と
ともに反転電荷密度（上式の２Ｐｓに相当する）も急速
に減少するので、信号電荷Ｑの読み取りが困難になると
いう問題点がある。
【０００７】本発明は、このような事情に鑑みてなされ
たものであって、十分な量の信号電荷を蓄積することが
でき、しかもスイッチング時間を短くすることができる
半導体集積回路のキャパシタおよびこれを用いた不揮発
性メモリを提供することを目的としている。
たものであって、十分な量の信号電荷を蓄積することが
でき、しかもスイッチング時間を短くすることができる
半導体集積回路のキャパシタおよびこれを用いた不揮発
性メモリを提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、請求項１に記載の発明に係る半導体集積回路のキャ
パシタは、半導体基板上に下部電極と強誘電体薄膜と上
部電極とをその順に積層して形成された半導体集積回路
のキャパシタにおいて、前記各電極が櫛歯状のストライ
プ構造に形成され、かつ、前記上下電極のストライプ構
造が交差するように配置されたものである。また、請求
項２に記載の発明に係る不揮発性メモリは、請求項１に
記載のキャパシタを信号電荷蓄積用のキャパシタとして
用いるものである。
的を達成するために、次のような構成をとる。すなわ
ち、請求項１に記載の発明に係る半導体集積回路のキャ
パシタは、半導体基板上に下部電極と強誘電体薄膜と上
部電極とをその順に積層して形成された半導体集積回路
のキャパシタにおいて、前記各電極が櫛歯状のストライ
プ構造に形成され、かつ、前記上下電極のストライプ構
造が交差するように配置されたものである。また、請求
項２に記載の発明に係る不揮発性メモリは、請求項１に
記載のキャパシタを信号電荷蓄積用のキャパシタとして
用いるものである。
【０００９】
【作用】本発明に係るキャパシタは、上下電極が櫛歯状
のストライプ構造に形成され、しかも、各電極のストラ
イプ構造が交差するように配置されているので、見掛け
上、小面積の強誘電体キャパシタが複数個並列に接続さ
れた構造になっている。キャパシタのスイッチング時間
は、一つの小面積のキャパシタの面積によって決定され
るので、スイッチング時間が短くなる。しかも、複数個
のキャパシタが並列接続されているので、十分な量の信
号電荷を蓄積することもできる。
のストライプ構造に形成され、しかも、各電極のストラ
イプ構造が交差するように配置されているので、見掛け
上、小面積の強誘電体キャパシタが複数個並列に接続さ
れた構造になっている。キャパシタのスイッチング時間
は、一つの小面積のキャパシタの面積によって決定され
るので、スイッチング時間が短くなる。しかも、複数個
のキャパシタが並列接続されているので、十分な量の信
号電荷を蓄積することもできる。
【００１０】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明に係るキャパシタを用いた不揮発
性メモリの電気的等価回路図、図２はその素子構造を示
した断面図である。図１および図２において、図５およ
び図６と同一符号で示した部分は、従来例と同一構成部
分を示す。図１および図２に示すように、本実施例に係
るキャパシタ３０の下部電極３１は電界効果トランジス
タ１０のソース電極１３に、上部電極３２は接地ライン
ＶSSあるいはドライブラインＤＬに、それぞれ接続され
ている。なお、本実施例では、スイッチング素子とし
て、Ｎ型ＭＯＳトランジスタを例に採って説明するが、
他のスイッチング素子として、例えばＰ型ＭＯＳトラン
ジスタ、ＧａＡｓ半導体によるＪＦＥＴ、バイポーラト
ランジスタを用いることもできる。
明する。図１は本発明に係るキャパシタを用いた不揮発
性メモリの電気的等価回路図、図２はその素子構造を示
した断面図である。図１および図２において、図５およ
び図６と同一符号で示した部分は、従来例と同一構成部
分を示す。図１および図２に示すように、本実施例に係
るキャパシタ３０の下部電極３１は電界効果トランジス
タ１０のソース電極１３に、上部電極３２は接地ライン
ＶSSあるいはドライブラインＤＬに、それぞれ接続され
ている。なお、本実施例では、スイッチング素子とし
て、Ｎ型ＭＯＳトランジスタを例に採って説明するが、
他のスイッチング素子として、例えばＰ型ＭＯＳトラン
ジスタ、ＧａＡｓ半導体によるＪＦＥＴ、バイポーラト
ランジスタを用いることもできる。
【００１１】図３はキャパシタ部分を抜き出して示した
図であり、同図（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ矢視断面図、（ｃ）は（ａ）のＢ−Ｂ矢視断面図であ
る。図３に示すように、キャパシタ３０は、上下電極３
１，３２がそれぞれ櫛歯状のストライプ構造をしてお
り、各電極３１，３２のストライプ構造が交差するよう
に配置されている。これらの電極３１，３２間に強誘電
体薄膜３３が介在している。すなわち、キャパシタ３０
は、図１に示したように、複数個の小面積の強誘電体キ
ャパシタが並列接続された構造になっている。
図であり、同図（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ矢視断面図、（ｃ）は（ａ）のＢ−Ｂ矢視断面図であ
る。図３に示すように、キャパシタ３０は、上下電極３
１，３２がそれぞれ櫛歯状のストライプ構造をしてお
り、各電極３１，３２のストライプ構造が交差するよう
に配置されている。これらの電極３１，３２間に強誘電
体薄膜３３が介在している。すなわち、キャパシタ３０
は、図１に示したように、複数個の小面積の強誘電体キ
ャパシタが並列接続された構造になっている。
【００１２】以下、図２を参照して、図１に示した不揮
発性メモリの素子構造を具体的に説明する。まず、Ｐ型
シリコン基板１の上にフィールド酸化膜２によって素子
形成領域を分離形成し、続いてゲート電極１１、Ｎ+ ド
レイン領域１２ａ、Ｎ+ ソース領域１３ａを形成する。
このような電界効果トランジスタ１０は、周知の自己整
合によって作ることができる。また、素子の微細化に伴
うホットエレクトロンの問題を解消するために、電界効
果トランジスタ１０をＬＤＤ（Lightly-Doped Drain)構
造にしてもよい。ゲート電極１１は燐（Ｐ）をドープし
たポリシリコンで形成したが、ポリシンリコンと、タン
グステン（Ｗ）やモリブデン（Ｍｏ）のような高融点金
属との化合物であるシリサイドや、金属で形成すること
もできる。
発性メモリの素子構造を具体的に説明する。まず、Ｐ型
シリコン基板１の上にフィールド酸化膜２によって素子
形成領域を分離形成し、続いてゲート電極１１、Ｎ+ ド
レイン領域１２ａ、Ｎ+ ソース領域１３ａを形成する。
このような電界効果トランジスタ１０は、周知の自己整
合によって作ることができる。また、素子の微細化に伴
うホットエレクトロンの問題を解消するために、電界効
果トランジスタ１０をＬＤＤ（Lightly-Doped Drain)構
造にしてもよい。ゲート電極１１は燐（Ｐ）をドープし
たポリシリコンで形成したが、ポリシンリコンと、タン
グステン（Ｗ）やモリブデン（Ｍｏ）のような高融点金
属との化合物であるシリサイドや、金属で形成すること
もできる。
【００１３】電界効果トランジスタ１０が形成されたシ
リコン基板１を、シリコン熱酸化膜３のような絶縁膜で
覆う。次に、ソース領域１３ａの上にキャパシタ３０の
下部電極３１を形成するために、その電極部分の酸化膜
３をプラズマエッチング等の異方性エッチングで取り除
く。その上に白金等の金属薄膜をスパッタリング等で被
着し、フォトエッチング法により櫛歯状にパターンニン
グして下部電極３１を形成する。
リコン基板１を、シリコン熱酸化膜３のような絶縁膜で
覆う。次に、ソース領域１３ａの上にキャパシタ３０の
下部電極３１を形成するために、その電極部分の酸化膜
３をプラズマエッチング等の異方性エッチングで取り除
く。その上に白金等の金属薄膜をスパッタリング等で被
着し、フォトエッチング法により櫛歯状にパターンニン
グして下部電極３１を形成する。
【００１４】下部電極３１を形成した後、強誘電体物質
をスピンコートによるゾルゲル法やＭＯＤ（Metal Orga
nic Decomposition)法、あるいはスパッタリング法、Ｍ
ＯＣＶＤ(Metal Organic Chemical Vapor Deposition)
法、レーザアブレーション法で被着し、フォトエッチン
グ法でパターンニングして強誘電体薄膜３３を形成す
る。ここで用いられる好ましい強誘電体物質としては、
一般的にＰＺＴと称されるチタン酸ジルコン酸鉛や、Ｐ
ＬＺＴと称される（ＰｂXＬａ1-X ）（Ｚｒy Ｔ
ｉ1-y ）Ｏ3 が例示される。下部電極３１と同様して強
誘電体薄膜３３の上に櫛歯状の上部電極３２を、下部電
極３１のストライプ構造と交差するように形成する。
をスピンコートによるゾルゲル法やＭＯＤ（Metal Orga
nic Decomposition)法、あるいはスパッタリング法、Ｍ
ＯＣＶＤ(Metal Organic Chemical Vapor Deposition)
法、レーザアブレーション法で被着し、フォトエッチン
グ法でパターンニングして強誘電体薄膜３３を形成す
る。ここで用いられる好ましい強誘電体物質としては、
一般的にＰＺＴと称されるチタン酸ジルコン酸鉛や、Ｐ
ＬＺＴと称される（ＰｂXＬａ1-X ）（Ｚｒy Ｔ
ｉ1-y ）Ｏ3 が例示される。下部電極３１と同様して強
誘電体薄膜３３の上に櫛歯状の上部電極３２を、下部電
極３１のストライプ構造と交差するように形成する。
【００１５】以上のようにして強誘電体キャパシタを形
成した後、必要な各コンタクト領域を形成し、金属配線
４および金属配線５を作るための金属薄膜をスパッタリ
ング等で被着する。この種の導電材料としては、通常、
Ａｌ系合金（例えば、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ
等）等の金属が用いられるが、燐をドープしたポリシリ
コンのような導電性非金属を用いることも可能である。
上記の金属薄膜を被着した後、フォトエッチング法によ
り、ビットラインＢＬとなる金属配線４、および接地ラ
インＶSSあるいはドライブラインＤＬに接続する金属配
線５をパターンニングする。以上のようにして、図２に
示した素子構造の不揮発性メモリが形成される。
成した後、必要な各コンタクト領域を形成し、金属配線
４および金属配線５を作るための金属薄膜をスパッタリ
ング等で被着する。この種の導電材料としては、通常、
Ａｌ系合金（例えば、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ
等）等の金属が用いられるが、燐をドープしたポリシリ
コンのような導電性非金属を用いることも可能である。
上記の金属薄膜を被着した後、フォトエッチング法によ
り、ビットラインＢＬとなる金属配線４、および接地ラ
インＶSSあるいはドライブラインＤＬに接続する金属配
線５をパターンニングする。以上のようにして、図２に
示した素子構造の不揮発性メモリが形成される。
【００１６】図４は、本発明の他の実施例に係る不揮発
性メモリの素子構造を示した断面図である。図２と同一
符号で示した部分は、前述した実施例と同一構成部分で
あるので、ここでの詳細な説明は省略する。本実施例の
特徴は、櫛歯状のストライプ構造をもった下部電極３１
と、強誘電体薄膜３３と、下部電極３１のストライプ構
造に交差するように配置された櫛歯状の上部電極３２と
を積層したキャパシタ３０を、ゲート電極１１の上方に
配置したことにある。本実施例では上部電極３２が、金
属配線５によってソース領域１３ａに接続され、下部電
極３１は接地ラインＶSSあるいはドライブラインＤＬに
接続される。なお、図中の符号６は、キャパシタ３０と
金属配線５との間に介在する絶縁膜である。
性メモリの素子構造を示した断面図である。図２と同一
符号で示した部分は、前述した実施例と同一構成部分で
あるので、ここでの詳細な説明は省略する。本実施例の
特徴は、櫛歯状のストライプ構造をもった下部電極３１
と、強誘電体薄膜３３と、下部電極３１のストライプ構
造に交差するように配置された櫛歯状の上部電極３２と
を積層したキャパシタ３０を、ゲート電極１１の上方に
配置したことにある。本実施例では上部電極３２が、金
属配線５によってソース領域１３ａに接続され、下部電
極３１は接地ラインＶSSあるいはドライブラインＤＬに
接続される。なお、図中の符号６は、キャパシタ３０と
金属配線５との間に介在する絶縁膜である。
【００１７】なお、上述の実施例では、本発明に係る強
誘電体キャパシタを不揮発性メモリの信号電荷蓄積用の
キャパシタとして用いた場合を例に採って説明したが、
本発明はこれに限らず、集積回路中に用いられる一般的
なキャパシタとしても適用できることはもちろんであ
る。
誘電体キャパシタを不揮発性メモリの信号電荷蓄積用の
キャパシタとして用いた場合を例に採って説明したが、
本発明はこれに限らず、集積回路中に用いられる一般的
なキャパシタとしても適用できることはもちろんであ
る。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
に係る半導体集積回路のキャパシタによれば、強誘電体
物質を用いたキャパシタの上下電極が各々櫛歯状のスト
ライプ構造に形成され、前記各電極のストライプ構造が
交差するように配置されており、見掛け上、小面積の強
誘電体キャパシタが複数個並列に接続された構造になっ
ているので、キャパシタのスイッチング時間を短くする
ことができるとともに、十分な量の信号電荷を蓄積する
こともできる。また、本発明に係るキャパシタを不揮発
性メモリの信号電荷蓄積用のキャパシタとして用いた場
合には、スイッチング時間が短く、しかも信号電荷の読
み取りマージンの大きな高性能のメモリセルを実現する
ことができる。
に係る半導体集積回路のキャパシタによれば、強誘電体
物質を用いたキャパシタの上下電極が各々櫛歯状のスト
ライプ構造に形成され、前記各電極のストライプ構造が
交差するように配置されており、見掛け上、小面積の強
誘電体キャパシタが複数個並列に接続された構造になっ
ているので、キャパシタのスイッチング時間を短くする
ことができるとともに、十分な量の信号電荷を蓄積する
こともできる。また、本発明に係るキャパシタを不揮発
性メモリの信号電荷蓄積用のキャパシタとして用いた場
合には、スイッチング時間が短く、しかも信号電荷の読
み取りマージンの大きな高性能のメモリセルを実現する
ことができる。
【図１】本発明に係るキャパシタを用いた不揮発性メモ
リの電気的等価回路図である。
リの電気的等価回路図である。
【図２】図１に示した不揮発性メモリの素子構造を示し
た断面図である。
た断面図である。
【図３】実施例に係る強誘電体キャパシタの構造を示し
た図である。
た図である。
【図４】その他の実施例に係る不揮発性メモリの素子構
造を示した断面図である。
造を示した断面図である。
【図５】従来の不揮発性メモリの電気的等価回路図であ
る。
る。
【図６】図５に示した不揮発性メモリの素子構造を示し
た断面図である。
た断面図である。
【図７】従来の強誘電体キャパシタの模式図である。
【図８】図７に示したキャパシタの電極間の電界と強誘
電体の分極量との関係を示した特性図である。
電体の分極量との関係を示した特性図である。
【図９】強誘電体キャパシタの電極面積とスイッチング
時間との関係を示した特性図である。
時間との関係を示した特性図である。
【図１０】強誘電体キャパシタの電極面積と反転電荷密
度との関係を示した特性図である。
度との関係を示した特性図である。
１…シリコン基板 ２…フィールド酸化膜 ３…酸化膜 ４…金属配線（ビットライン） ５…金属配線 ６…絶縁膜 １０…電界効果トランジスタ １１…ゲート電極 １２…ドレイン電極 １２ａ…ドレイン領域 １３…ソース電極 １３ａ…ソース領域 ３０…強誘電体キャパシタ ３１…下部電極 ３２…上部電極 ３３…強誘電体薄膜
【手続補正書】
【提出日】平成４年４月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来、この種の不揮発性メモリとして、
例えば、特開平２−３０４７９６号公報に記載されたよ
うなメモリセルが知られている。このメモリセルの電気
的等価回路図を図５に、その素子構造を図６に示す。図
５に示したメモリセルは、スイッチング素子としての電
界効果トランジスタ１０と、強誘電体物質を用いた信号
電荷蓄積用のキャパシタ２０を含む。電界効果トランジ
スタ１０は、ゲート電極１１と、ドレイン電極１２と、
ソース電極１３とを備え、ゲート電極１１はワードライ
ンＷＬに、ドレイン電極１２はビットラインＢＬにそれ
ぞれ接続している。キャパシタ２０は、対向配置された
２つの電極２１，２２を備え、両電極２１，２２の間に
強誘電体薄膜２３が介在している。一方の電極２１は、
電界効果トランジスタ１０のソース電極１３に接続し、
他方の電極２２は接地ラインＶｓｓあるいはドライブラ
インＤＬに接続している。ここで、強誘電体薄膜２３と
しては、一般にＰＺＴと称されるチタン酸ジルコン酸鉛
等が用いられる。
例えば、特開平２−３０４７９６号公報に記載されたよ
うなメモリセルが知られている。このメモリセルの電気
的等価回路図を図５に、その素子構造を図６に示す。図
５に示したメモリセルは、スイッチング素子としての電
界効果トランジスタ１０と、強誘電体物質を用いた信号
電荷蓄積用のキャパシタ２０を含む。電界効果トランジ
スタ１０は、ゲート電極１１と、ドレイン電極１２と、
ソース電極１３とを備え、ゲート電極１１はワードライ
ンＷＬに、ドレイン電極１２はビットラインＢＬにそれ
ぞれ接続している。キャパシタ２０は、対向配置された
２つの電極２１，２２を備え、両電極２１，２２の間に
強誘電体薄膜２３が介在している。一方の電極２１は、
電界効果トランジスタ１０のソース電極１３に接続し、
他方の電極２２は接地ラインＶｓｓあるいはドライブラ
インＤＬに接続している。ここで、強誘電体薄膜２３と
しては、一般にＰＺＴと称されるチタン酸ジルコン酸鉛
等が用いられる。
Claims (2)
- 【請求項１】 半導体基板上に下部電極と強誘電体薄膜
と上部電極とをその順に積層して形成された半導体集積
回路のキャパシタにおいて、 前記各電極が櫛歯状のストライプ構造に形成され、か
つ、前記上下電極のストライプ構造が交差するように配
置されていることを特徴とする半導体集積回路のキャパ
シタ。 - 【請求項２】 請求項１に記載のキャパシタを信号電荷
蓄積用のキャパシタとして用いたことを特徴とする不揮
発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27002091A JPH0582802A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路のキヤパシタおよびこれを用いた不揮発性メモリ |
| US07/876,196 US5189594A (en) | 1991-09-20 | 1992-04-30 | Capacitor in a semiconductor integrated circuit and non-volatile memory using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27002091A JPH0582802A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路のキヤパシタおよびこれを用いた不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582802A true JPH0582802A (ja) | 1993-04-02 |
Family
ID=17480424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27002091A Pending JPH0582802A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路のキヤパシタおよびこれを用いた不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582802A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511325B2 (en) | 2003-04-10 | 2009-03-31 | Oki Semiconductor Co., Ltd. | Ferroelectric capacitor |
| JP2009302584A (ja) * | 2003-05-30 | 2009-12-24 | Hynix Semiconductor Inc | 強誘電体キャパシタの製造方法 |
-
1991
- 1991-09-20 JP JP27002091A patent/JPH0582802A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511325B2 (en) | 2003-04-10 | 2009-03-31 | Oki Semiconductor Co., Ltd. | Ferroelectric capacitor |
| JP2009302584A (ja) * | 2003-05-30 | 2009-12-24 | Hynix Semiconductor Inc | 強誘電体キャパシタの製造方法 |
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