JPH02232973A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02232973A JPH02232973A JP1054222A JP5422289A JPH02232973A JP H02232973 A JPH02232973 A JP H02232973A JP 1054222 A JP1054222 A JP 1054222A JP 5422289 A JP5422289 A JP 5422289A JP H02232973 A JPH02232973 A JP H02232973A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric film
- semiconductor device
- electrode
- silicide
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、強誘電体を用いた、電気的に書き換え可能な
不揮発性メモリの構造に関するものである。
不揮発性メモリの構造に関するものである。
［発明の概要］
本発明は、強誘電体膜を用いた、不揮発性メモリの構造
において、半導体基板上に形成されたソース，ドレイン
となる高濃度拡散層の表面に高融点金属を主成分とした
シリサイドを形成し、このシリサイド上に強誘電体膜を
直接形成するようにしたため、工程増が少なく、かつ、
結晶性の優れた強誘電体膜を得るようにしたものである
。
において、半導体基板上に形成されたソース，ドレイン
となる高濃度拡散層の表面に高融点金属を主成分とした
シリサイドを形成し、このシリサイド上に強誘電体膜を
直接形成するようにしたため、工程増が少なく、かつ、
結晶性の優れた強誘電体膜を得るようにしたものである
。
［従来の技術コ
従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭｌＳ型トランジスタが一般
Ｋ使用されており、ＫＰＲＯＭ（紫外線消去型不揮発性
メモリ）やＥＥＰＲＯＭ（電気的書き換え可能型不揮発
性メモリ）などとして実用化されている。
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭｌＳ型トランジスタが一般
Ｋ使用されており、ＫＰＲＯＭ（紫外線消去型不揮発性
メモリ）やＥＥＰＲＯＭ（電気的書き換え可能型不揮発
性メモリ）などとして実用化されている。
［発明が解決しようとする課題］
しかしこれらの不揮発性メモリは、情報の書き換え電圧
が、通常約２０７前後と高いことや、書き換え時間が非
常に長い（例えばＫＥＦＲＯＭの場合数十ｍ ｓｅｃ）
などの欠点を有す。また、情報の書き換え回数が、約１
０５回程度であり、非常に少な《、繰り返し使用する場
合Ｋは問題が多い。
が、通常約２０７前後と高いことや、書き換え時間が非
常に長い（例えばＫＥＦＲＯＭの場合数十ｍ ｓｅｃ）
などの欠点を有す。また、情報の書き換え回数が、約１
０５回程度であり、非常に少な《、繰り返し使用する場
合Ｋは問題が多い。
電気的に分極が反転可能である強訪電体を用いた、不揮
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０．２の様に、シ
リＦン基板上Ｋ強誘電体からなるキャパシタを集積した
構′造や、米国特許５８５２７００のようにＭＩＳ型ト
ランジスタのゲート部分に強誘電体膜を配置した不揮発
性メモリなどの提案がなされている。また、最近では、
第３図のようなＭＯＳ型半導体装置に積層した構造の不
揮発性メモリが工ＫＤＭｔ８７ｐｐ・８５０−８５１に
提案されている。第３図において、５０１はＰ型Ｓ１基
板であり、３０２は素子分離用のＬＯＯＯＳ酸化膜、３
０３はソースとなるＮ型拡散層であり、３０４はドレイ
ンとなるＮ型拡散層である。６０５はゲート電極であり
、３０６は眉間絶縁膜である。６０８が強誘電体膜であ
り、電極３０８と３０９により挾まれ、キャパシタを構
成している。３１０は第２層間絶縁膜であり、３１１が
配線電極となるＡｔである。このようにＭＯＳ型半導体
装置の上部Ｋ積層した構造では素子面積はそれほど増え
ないが、製造工程が大幅に増え（通常の半導体装置に対
して、下部電極形成、強誘電体膜形成、上部電極形成、
第２層間膜形成が増える）、仮に特性的に満足がいく強
誘電体膜が得られても、製造工程が、長くなるため、コ
ストが高くなるという課題を有する。そこで本発明はこ
のような課題を解決するもので、その目的とする所は、
強誘電体膜を用いても工程の増加の少な《低コストな、
かつ強誘電体膜の結晶性に優れた半導体装置、特Ｋ不揮
発性メモリを提供する所にある。
発性メモリについては、書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切っても分極は保
持されるため、理想的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０．２の様に、シ
リＦン基板上Ｋ強誘電体からなるキャパシタを集積した
構′造や、米国特許５８５２７００のようにＭＩＳ型ト
ランジスタのゲート部分に強誘電体膜を配置した不揮発
性メモリなどの提案がなされている。また、最近では、
第３図のようなＭＯＳ型半導体装置に積層した構造の不
揮発性メモリが工ＫＤＭｔ８７ｐｐ・８５０−８５１に
提案されている。第３図において、５０１はＰ型Ｓ１基
板であり、３０２は素子分離用のＬＯＯＯＳ酸化膜、３
０３はソースとなるＮ型拡散層であり、３０４はドレイ
ンとなるＮ型拡散層である。６０５はゲート電極であり
、３０６は眉間絶縁膜である。６０８が強誘電体膜であ
り、電極３０８と３０９により挾まれ、キャパシタを構
成している。３１０は第２層間絶縁膜であり、３１１が
配線電極となるＡｔである。このようにＭＯＳ型半導体
装置の上部Ｋ積層した構造では素子面積はそれほど増え
ないが、製造工程が大幅に増え（通常の半導体装置に対
して、下部電極形成、強誘電体膜形成、上部電極形成、
第２層間膜形成が増える）、仮に特性的に満足がいく強
誘電体膜が得られても、製造工程が、長くなるため、コ
ストが高くなるという課題を有する。そこで本発明はこ
のような課題を解決するもので、その目的とする所は、
強誘電体膜を用いても工程の増加の少な《低コストな、
かつ強誘電体膜の結晶性に優れた半導体装置、特Ｋ不揮
発性メモリを提供する所にある。
［課題を解決するための手段］
本発明の半導体装置は、半導体基板上に形成されたソー
ス，ドレインとなる高濃度拡散層の表面に高融点金属を
主成分としたシリサイドを形成しシリサイド上に直接強
訪電体膜が形成されていることを特徴とする。
ス，ドレインとなる高濃度拡散層の表面に高融点金属を
主成分としたシリサイドを形成しシリサイド上に直接強
訪電体膜が形成されていることを特徴とする。
［実施例］
第１図は、本発明の半導体装置の一実施例に於ける主要
断面図である。以下、第１図Ｋ従い、本発明の半導体装
置を説明する。ここでは説明の都合上８１基板を用い、
Ｎチャンネルトランジスタを用いた例Ｋつき説明する。
断面図である。以下、第１図Ｋ従い、本発明の半導体装
置を説明する。ここでは説明の都合上８１基板を用い、
Ｎチャンネルトランジスタを用いた例Ｋつき説明する。
１０１はＰ型Ｓ１基板であり、例えば２００ｈｍ．ａｎ
の比抵抗のウェハな用いる。１０２は素子分離用の絶縁
膜であり、例えば、従来技術であるＬＯＯＯＳ法により
酸化膜を６００ＯＡ形成する１０３はソースとなるＮ型
拡散層で，あり、例えばリンを８ ０ＫｅＶ５Ｋ１ ５
ｃｆｎ−２イオン注入することにより形成する。１０４
はドレインとなるＮ型拡敗層であり、１０３と同時に形
成する。１０５はゲート電極であり，例えばリンでドー
プされたボリＳ１を用いる。１１１，１１２，１１３は
それぞれドレイン拡散層上、ゲート電極上、ソース拡散
層上に形成したシリサイドであり、その形成方法として
は、１０５のゲートＮ極、１０３，１０４の高濃度拡散
層を形成後、ゲート電極表面と、拡散層表面を７ツ酸に
よるウェットエッチングで露出後、例えば、Ｔｉ金属を
１ ００ＯＡ全面にスパッタし、８００℃で３０分アニ
ールスルこと罠より８１と反応させシリサイドを形成し
、その後ウェットエッチングにより反応していないＴ１
金属を除去することにより形成する。１０６は層間絶縁
膜であり、例えば気相成長法によりリンガラスを６００
ＯＡ形成する。１０９は１０６の層間絶縁膜に形成した
フンタクトホールであり他の部分においてはく図示せず
）配線電極と、拡散層やボリＳ１とを接続するコンタク
トホールとなる。１０７が強誘電体膜であり、１１３の
シリサイドを介してＮ型高濃度拡散層上に直接形成され
る。強誘電体膜としては、例えばＰｂＴｉＯ，，ＰＺＴ
（ＰｂＺｒＯ，，ＰｂＴｉＯ，，ＰＬＺＴ（Ｌａ，Ｐｔ
＋ＺｒＯ，，ＰｂＴｉＯ，）などを用いる。１日が上部
電極となる例えばＡｔであり、他の部分においては（図
示せず）配線電極となる。
の比抵抗のウェハな用いる。１０２は素子分離用の絶縁
膜であり、例えば、従来技術であるＬＯＯＯＳ法により
酸化膜を６００ＯＡ形成する１０３はソースとなるＮ型
拡散層で，あり、例えばリンを８ ０ＫｅＶ５Ｋ１ ５
ｃｆｎ−２イオン注入することにより形成する。１０４
はドレインとなるＮ型拡敗層であり、１０３と同時に形
成する。１０５はゲート電極であり，例えばリンでドー
プされたボリＳ１を用いる。１１１，１１２，１１３は
それぞれドレイン拡散層上、ゲート電極上、ソース拡散
層上に形成したシリサイドであり、その形成方法として
は、１０５のゲートＮ極、１０３，１０４の高濃度拡散
層を形成後、ゲート電極表面と、拡散層表面を７ツ酸に
よるウェットエッチングで露出後、例えば、Ｔｉ金属を
１ ００ＯＡ全面にスパッタし、８００℃で３０分アニ
ールスルこと罠より８１と反応させシリサイドを形成し
、その後ウェットエッチングにより反応していないＴ１
金属を除去することにより形成する。１０６は層間絶縁
膜であり、例えば気相成長法によりリンガラスを６００
ＯＡ形成する。１０９は１０６の層間絶縁膜に形成した
フンタクトホールであり他の部分においてはく図示せず
）配線電極と、拡散層やボリＳ１とを接続するコンタク
トホールとなる。１０７が強誘電体膜であり、１１３の
シリサイドを介してＮ型高濃度拡散層上に直接形成され
る。強誘電体膜としては、例えばＰｂＴｉＯ，，ＰＺＴ
（ＰｂＺｒＯ，，ＰｂＴｉＯ，，ＰＬＺＴ（Ｌａ，Ｐｔ
＋ＺｒＯ，，ＰｂＴｉＯ，）などを用いる。１日が上部
電極となる例えばＡｔであり、他の部分においては（図
示せず）配線電極となる。
第１図において、強誘電体膜を用いたキャパシタについ
ては、下部電極が１１３の高融点金属を主成分としたシ
リサイドとしたため、例えばｐｔを用いた場合、結晶性
の優れた強誘電体膜を得ることが出来た。また高融点金
属であるため、強誘電体膜を形成した後の結晶性の向上
のためのアニ−ルとしても、例えば、９００℃前後まで
可能であり、より結晶性の優れた強誘電体膜の形成が可
能である。
ては、下部電極が１１３の高融点金属を主成分としたシ
リサイドとしたため、例えばｐｔを用いた場合、結晶性
の優れた強誘電体膜を得ることが出来た。また高融点金
属であるため、強誘電体膜を形成した後の結晶性の向上
のためのアニ−ルとしても、例えば、９００℃前後まで
可能であり、より結晶性の優れた強誘電体膜の形成が可
能である。
工程の増加は、通常のＭＯＳ型半導体装置の工程に比較
し、１０７の強誘電体膜を形成する工程のみであり、低
コストで強誘電体膜を用いた半導体装置が可能となる。
し、１０７の強誘電体膜を形成する工程のみであり、低
コストで強誘電体膜を用いた半導体装置が可能となる。
電気的特性Ｋついては、本発明のように下部電極として
高融点金属のシリサイドとしたため、結晶性の向上によ
り、例えば、Ｐｔシリサイドを電極とした場合、情報の
書き換え回数が、金属電極を設げない場合に対し、１０
８回から１０１°回に改善出来た。同様な効果は、ｐｔ
ばかりでなく、Ｍｏ，Ｔｉ，Ｐｔ，Ｗなどの高融点金属
を用いたシリサイドにおいても、程度の違いはあれ、同
様にあクた。
高融点金属のシリサイドとしたため、結晶性の向上によ
り、例えば、Ｐｔシリサイドを電極とした場合、情報の
書き換え回数が、金属電極を設げない場合に対し、１０
８回から１０１°回に改善出来た。同様な効果は、ｐｔ
ばかりでなく、Ｍｏ，Ｔｉ，Ｐｔ，Ｗなどの高融点金属
を用いたシリサイドにおいても、程度の違いはあれ、同
様にあクた。
次に第２図を用い、本発明の半導体装置の製造方法を説
明する。第２図は本発明の主要工程図である。
明する。第２図は本発明の主要工程図である。
第２図（α） １０１の８１基板に１０２の素子分離膜
、１０３，１０４のＮ型拡散層、１０５のゲート電極を
形成する。その後、前述したように１１１，１１２，１
１５のシリサイドを拡散層表面，ゲート電極表面に形成
する。その後１０６の層間絶縁戻を形成し、１０９のコ
ンタクトホールな形成する。ここまでは従来技術を用い
ることにより、十分Ｋ構成出来る。
、１０３，１０４のＮ型拡散層、１０５のゲート電極を
形成する。その後、前述したように１１１，１１２，１
１５のシリサイドを拡散層表面，ゲート電極表面に形成
する。その後１０６の層間絶縁戻を形成し、１０９のコ
ンタクトホールな形成する。ここまでは従来技術を用い
ることにより、十分Ｋ構成出来る。
第２図Ｃｂ） その後、強誘電体膜として例えばＰｂ
ＴｉＯ，をスバッタ法により、約５００ＯＡ形成する。
ＴｉＯ，をスバッタ法により、約５００ＯＡ形成する。
スパッタ条件としては、例えば、ガスとしてはＡｒ／＃
素＝９０％／１０％、ターゲットとしては、Ｐｂを５〜
１０％余分に添加したＰｂＴｉＯｓを用い、ＲＦパワー
としては２００Ｗとだ。また、基板温度としては３５０
℃としたその後、６００℃で１時間、Ｎ，雰囲気中でア
二一ルを行ない強誘電体膜の結晶性の改善を行なった。
素＝９０％／１０％、ターゲットとしては、Ｐｂを５〜
１０％余分に添加したＰｂＴｉＯｓを用い、ＲＦパワー
としては２００Ｗとだ。また、基板温度としては３５０
℃としたその後、６００℃で１時間、Ｎ，雰囲気中でア
二一ルを行ない強誘電体膜の結晶性の改善を行なった。
そして、従来技術である露光法を用いて１０７０強誘電
体膜を所定のパターンに形成した。
体膜を所定のパターンに形成した。
強誘電体膜のエッチングとしては、例えば、塩酸と７ツ
酸の混合液を用いた。強誘電体膜のエッチングはＡｒガ
スを用いたイオンミリングでも良いし、適当な反応性ガ
スを用いたドライエッチングでも良い。
酸の混合液を用いた。強誘電体膜のエッチングはＡｒガ
スを用いたイオンミリングでも良いし、適当な反応性ガ
スを用いたドライエッチングでも良い。
第２図ＣＣ） 次に、上部電極として、Ａｔを例えば
１μｍスパッタ法により形成する。そして、従来技術で
ある露光技術により１０８の電極パターンを形成する。
１μｍスパッタ法により形成する。そして、従来技術で
ある露光技術により１０８の電極パターンを形成する。
以上のようにして、本発明の半導体装置を得る以上の説
明においては、ＰｂＴｉ０３について説明したが、他の
強誘電体膜、例えばＰＺＴや、ＰＬＺＴを用いても本発
明が適用出来ることは言うまでもない。
明においては、ＰｂＴｉ０３について説明したが、他の
強誘電体膜、例えばＰＺＴや、ＰＬＺＴを用いても本発
明が適用出来ることは言うまでもない。
また、本発明の趣旨は強誘電体膜を直接高濃度拡散層の
上に形成することであるため、下地の構造に関しては、
第１図で説明したような構造ばかりでな《、ＯＭＯＳ構
造、バイボーラトランジスタを用いた構造．、バイボー
ラ／ Ｏ Ｍ Ｏ Ｓの構造についても本発明が適用出
来ることは言うまでもない。
上に形成することであるため、下地の構造に関しては、
第１図で説明したような構造ばかりでな《、ＯＭＯＳ構
造、バイボーラトランジスタを用いた構造．、バイボー
ラ／ Ｏ Ｍ Ｏ Ｓの構造についても本発明が適用出
来ることは言うまでもない。
［発明の効果コ
以上述べてきた様に、本発明の半導体装置によれば、半
導体基板上に形成されたソース，ドレインとなる高濃度
拡散層の表面に高融点金属を主成分としたシリサイドを
形成し、シリサイド上に直接強誘電体膜を形成するよう
にしたため、工程の増加が少な《、低コストの半導体装
置、特に不揮発性メモリが製造出来、かつ、結晶性の優
れた強誘電体膜の形成が可能となると言う効果を有する
導体基板上に形成されたソース，ドレインとなる高濃度
拡散層の表面に高融点金属を主成分としたシリサイドを
形成し、シリサイド上に直接強誘電体膜を形成するよう
にしたため、工程の増加が少な《、低コストの半導体装
置、特に不揮発性メモリが製造出来、かつ、結晶性の優
れた強誘電体膜の形成が可能となると言う効果を有する
第１図は本発明の半導体装置の主要断面図であり、第２
図（α）〜（Ｃ）は本発明の半導体装置の主要工程図で
ある。第３図は従来の半導体装置の主要断面図である。 １０１，３０１・・・・・・８１基板 １０２，３０２・・・・・・素子分離膜１０３，３０３
，１０４，３０４・・・・・・Ｎ型拡散層 １０５，３０５・・・・・・ゲート電極１０６，３０６
・・・−・・層間絶縁膜１０７，３０８・・・・・・強
誘電体膜築 １ 回 ８，３１１・・・・・・Ａｔ電極 ９・・・・・・コンタクトホール ０・・・・・・Ａｔ電極の大きさ １，１１２，１１５・・・・・・シリサイ７・・・・・
・下部電極 ９・・・・・・上部電極 ０・・・・・・第２層間絶縁膜 以
図（α）〜（Ｃ）は本発明の半導体装置の主要工程図で
ある。第３図は従来の半導体装置の主要断面図である。 １０１，３０１・・・・・・８１基板 １０２，３０２・・・・・・素子分離膜１０３，３０３
，１０４，３０４・・・・・・Ｎ型拡散層 １０５，３０５・・・・・・ゲート電極１０６，３０６
・・・−・・層間絶縁膜１０７，３０８・・・・・・強
誘電体膜築 １ 回 ８，３１１・・・・・・Ａｔ電極 ９・・・・・・コンタクトホール ０・・・・・・Ａｔ電極の大きさ １，１１２，１１５・・・・・・シリサイ７・・・・・
・下部電極 ９・・・・・・上部電極 ０・・・・・・第２層間絶縁膜 以
Claims (2)
- （１）強誘電体膜が、能動素子が形成された同一半導体
基板上に集積された半導体装置において、前記半導体基
板上に形成された高濃度拡散層の表面に高融点金属を主
成分としたシリサイドが形成され、前記シリサイド上に
強誘電体膜が形成されていることを特徴とする半導体装
置。 - （２）前記シリサイドが、Ｐｔ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ
、Ｎｉ金属からなるシリサイドのうちの、いずれかであ
ることを特徴とする請求項１記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054222A JPH02232973A (ja) | 1989-03-07 | 1989-03-07 | 半導体装置 |
| KR1019900001323A KR950000156B1 (ko) | 1989-02-08 | 1990-02-05 | 반도체 장치 |
| EP90102489A EP0389762B1 (en) | 1989-02-08 | 1990-02-08 | Memory semiconductor device employing a ferroelectric substance |
| DE69021419T DE69021419T2 (de) | 1989-02-08 | 1990-02-08 | Halbleiterspeicheranordnung mit einem ferroelektrischen Material. |
| US07/723,681 US5099305A (en) | 1989-02-08 | 1991-05-30 | Platinum capacitor mos memory having lattice matched pzt |
| HK107697A HK107697A (en) | 1989-02-08 | 1997-06-26 | Memory semiconductor device employing a ferroelectric substance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054222A JPH02232973A (ja) | 1989-03-07 | 1989-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232973A true JPH02232973A (ja) | 1990-09-14 |
Family
ID=12964509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1054222A Pending JPH02232973A (ja) | 1989-02-08 | 1989-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232973A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002046A1 (fr) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Procede de fabrication d'un dispositif a semi-conducteurs |
| WO1992006498A1 (fr) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Dispositif a semi-conducteurs |
| WO1992006499A1 (fr) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Dispositif a semi-conducteurs |
| US5293510A (en) * | 1990-04-24 | 1994-03-08 | Ramtron International Corporation | Semiconductor device with ferroelectric and method of manufacturing the same |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| US6281536B1 (en) | 1998-04-08 | 2001-08-28 | Nec Corporation | Ferroelectric memory device with improved ferroelectric capacity characteristic |
| US6384440B1 (en) | 1999-11-10 | 2002-05-07 | Nec Corporation | Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film |
| US6940741B2 (en) | 1990-08-03 | 2005-09-06 | Hitachi, Ltd. | Semiconductor memory device and methods of operation thereof |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
-
1989
- 1989-03-07 JP JP1054222A patent/JPH02232973A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293510A (en) * | 1990-04-24 | 1994-03-08 | Ramtron International Corporation | Semiconductor device with ferroelectric and method of manufacturing the same |
| WO1992002046A1 (fr) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Procede de fabrication d'un dispositif a semi-conducteurs |
| US6940741B2 (en) | 1990-08-03 | 2005-09-06 | Hitachi, Ltd. | Semiconductor memory device and methods of operation thereof |
| WO1992006498A1 (fr) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Dispositif a semi-conducteurs |
| WO1992006499A1 (fr) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Dispositif a semi-conducteurs |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| US6281536B1 (en) | 1998-04-08 | 2001-08-28 | Nec Corporation | Ferroelectric memory device with improved ferroelectric capacity characteristic |
| US6384440B1 (en) | 1999-11-10 | 2002-05-07 | Nec Corporation | Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04158570A (ja) | 半導体装置の構造及びその製造方法 | |
| JP3092140B2 (ja) | 半導体装置の製造方法 | |
| WO1992002051A1 (fr) | Dispositif a semiconducteur | |
| JPH02208978A (ja) | 半導体装置 | |
| JPH0590606A (ja) | 半導体装置 | |
| JPH02288367A (ja) | 半導体装置 | |
| JPH0319372A (ja) | 半導体装置 | |
| JPH0499057A (ja) | 半導体装置とその製造方法 | |
| JPH03142973A (ja) | 半導体記憶装置 | |
| JPH10209388A (ja) | 薄膜トランジスタ強誘電体ランダムアクセスメモリ及びその製造方法 | |
| JP3111416B2 (ja) | 半導体装置 | |
| JPH0482266A (ja) | 半導体装置、及びその製造方法 | |
| JP3387850B2 (ja) | 半導体装置の製造方法 | |
| WO1992002048A1 (fr) | Procede de fabrication d'un dispositif a semiconducteur | |
| JP2572649B2 (ja) | 半導体装置の製造方法 | |
| JP3345781B2 (ja) | 半導体装置の製造方法 | |
| JPH0319373A (ja) | 強誘電体薄膜の形成方法 | |
| JPH0350728A (ja) | 半導体装置の製造方法 | |
| JPH02288368A (ja) | 半導体装置の製造方法 | |
| JP2002329843A (ja) | 強誘電体トランジスタ型不揮発性記憶素子とその製造方法 | |
| JP3270020B2 (ja) | 半導体装置 | |
| JPH02208979A (ja) | 半導体装置 | |
| JP3120477B2 (ja) | 半導体装置 | |
| JPH1036171A (ja) | 強誘電体材料およびこれを用いた強誘電体メモリ | |
| JPH05121759A (ja) | 半導体記憶素子 |