JPH0582987B2

JPH0582987B2 -

Info

Publication number: JPH0582987B2
Application number: JP61257108A
Authority: JP
Inventors: Richaado Gosu Jooji; Daaru Marauiya Shaashi
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1985-10-30
Filing date: 1986-10-30
Publication date: 1993-11-24
Also published as: CA1258124A; DE3688388D1; EP0220392A3; JPS62105467A; EP0220392B1; DE3688388T2; US4704368A; EP0220392A2

Description

【発明の詳細な説明】Ａ産業上の利用分野この発明は半導体デバイスに関するものであ
り、特にキヤパシタンスが高く、漏れの少ない集
積トレンチ・キヤパシタ構造体に関するものであ
る。この構造体は高密度な単一デバイス・メモ
リ・セルを製造するための、誘電体充填トレンチ
分離手法などの先端的な半導体技術と、完全に両
立できるものである。

Ｂ従来の技術ダイナミツク・ランダム・アクセス・メモリ
が、半導体製造業者によつて積極的に検討されて
いる。この技術における最近の進歩によれば、高
密度ダイナミツク・メモリの製造には、典型的な
場合、記憶セルあたり２個のデバイス素子、即
ち、能動素子（バイポーラ・トランジスタまたは
電界効果トランジスタのいずれか）、および受動
素子（たとえば、キヤパシタ）が必要である。
R.H.デナード（R.H.Dennard）に授与された米
国特許第3387286号およびW.D.プライサ（W.D.
Pricer）に授与された米国特許第3876992号は共
に本願と同一の譲受人に譲渡されたものであつ
て、このようなダイナミツク・メモリ構造の従来
技術の教示するところを代表するものである。

これらのメモリ構造の集積密度を高くし、かつ
性能を改善することが絶えず要求されることに対
応するため、これらの要件に合致したキヤパシタ
素子の処理特性（物理的および電気的の両方で
の）が重要となつている。これらのキヤパシタ特
性を決定するさまざまなパラメータの中でも重要
なのは、キヤパシタの表面積（これはキヤパシタ
ンスを決定するだけではてく、１チツプに集積さ
れるセルの数も決定する）および漏れ電流（リフ
レツシユ・サイクルとリフレツシユ・サイクルの
間に電荷を記憶するキヤパシタの能力に、直接影
響する）の２つのである。

したがつて、ダイナミツク・メモリの記憶ノー
ドのPN接合における漏れ電流は、高温、たとえ
ば100℃においても極めて低いものでなければな
らず、また同時に、記憶ノードのキヤパシタンス
は大きなものでなければならない。

デバイスのPN接合のひとつに電荷を記憶する
場合、これら２つの要件は互いに排除しあう傾向
がある。その理由は明らかであつて、漏れを少な
くするには、軽くドープした接合が必要であり、
キヤパシタンスを高くするには、強くドープした
接合が必要だからである。

長い間、ダイナミツク・メモリの記憶キヤパシ
タは、バイポーラ・トランジスタに関連した３つ
の接合のひとつ（エミツタ−ベース接合、コレク
タ−ベース接合またはコレクタ−基板接合）で構
成されるか、あるいは電界効果トランジスタ
（FET）に関連したドレイン−基板接合で構成さ
れるかしていた。バイポーラ・トランジスタの場
合、もつと詳しくいえば、典型的なNPNデバイ
スの場合、ベース−エミツタ接合の漏れがコレク
タ−ベース接合のものよりも、２ないし３桁大き
いものであることが周知である。電荷をバイポー
ラ・トランジスタのベースに記憶した場合、ベー
ス−エミツタ接合とベース−コレクタ接合の漏れ
が組み合わされるため、電荷が極めて急速に漏れ
る傾向がある。電荷をエミツタに記憶した場合
も、電荷はエミツタ−ベース接合の大きな漏れの
影響を受ける。一方、電荷を浮動コレクタに記憶
した場合、電荷の漏れは他の２つの接合よりも３
桁ほど少ないので、浮動コレクタが望ましい電荷
記憶媒体となる。

しかしながら、最近になつて認識されたのは、
接合キヤパシタンスのみを利用したのでは、漏れ
が少なく、キヤパシタンスの高い記憶ノードを得
ることができないことであり、また付加的な記憶
キヤパシタが必要だということである。したがつ
て、トランジスタ・デバイスに集積され、これに
よつて基本的なセルを得る付加的なキヤパシタを
設計することが試みられた。金属酸化膜シリコン
（MOS）型のトランジスタとキヤパシタを組み合
わせたものが、米国特許第4255945号に開示され
ている。また、埋込ポリシリコン−酸化物−シリ
コン（POS）型の記憶キヤパシタが、「C.G.ジヤ
ムボツカ（C.G.Jambotkar）、“超高密度ワン・
デバイスFETメモリ・セル（Very Dense One
−Device FET Memory Cell）”、IBMテクニカ
ル・デイスクロージヤ・ブリテン、Vol.25、No.
２、pp.593−596、1982年７月」で提案されてい
る。この文献はFETのドレインがPOSキヤパシ
タに直列に接続されたワン・デバイスFETを開
示している。

これらの従来技術のキヤパシタ構造は両者と
も、ダイナミツク・ワン・デバイス・メモリ・セ
ルの設計において、PN接合のキヤパシタンスに
比べて、漏れ電流が比較的少ないとう特徴を示し
ている。また、POS型キヤパシタがシリコン基
板表面に広がるのではなく、垂直方向に集積さ
れ、これによつて集積密度を大幅に上げるので、
このキヤパシタはこの業界で広く利用されてい
る。

この点に関しては、R.J.ジヤコダイン他（R.J.
Jaccodine et al）に授与された米国特許第
4353086号を参照されたい。この引用特許には、
ランダム・アクセス・メモリ（RAM）が記載さ
れており、このRAMにおいて、アクセス・トラ
ンジスタおよび記憶キヤパシタを含む個々のセル
はシリコン・チツプ上に形成されたメサに形成さ
れている。それぞれのセルに対して、トランジス
タがメサの頂面に形成され、キヤパシタがメサの
側壁に形成されている。記憶キヤパシタのプレー
トのひとつが、メサの側壁に形成されたドープ領
域によつて得られ、メサを包囲する溝を充填する
ドープされたポリシリコンによつて、他のプレー
トが得られる。メサの壁部の絶縁層は、キヤパシ
タの誘電体として機能する。

ジヤコダイン他の特許で開示された構造は、
FETダイナミツクRAMの進歩において大きな成
果であると考えられるものではあるが、多くの欠
点を有するものと考えられる。分離溝がドープさ
れたポリシリコンで充填されるので、ポリシリコ
ンは特定の溝によつて共有されるすべてのキヤパ
シタに共通のプレートとして働く。換言すれば、
溝を共有するすべてのキヤパシタは、共通ノード
（引用特許においては、大地に接続されている）
を有している。つまり、チツプ上に形成されたす
べてのキヤパシタは、チツプのすべての溝を充填
しているポリシリコンによつてもたらされる電気
的連続性のため、この共通ノードに接続された１
枚のプレートを有している。

工程の観点から見ると、ジヤコダイン他の方法
は特に調整され、かつ制御されたイオン注入ない
し拡散工程を、キヤパシタのプレートのひとつを
構成するドープされた領域を形成するために必要
とするものである。このような方法は大量生産の
環境においては、適さないものである。また、ソ
ース／ドレインとキヤパシタのプレートとの間の
メサの表面領域に寄生チヤネルが形成されること
を防ぐため、上記特許の装置には、メサの表面領
域のキヤパシタ・プレートに隣接配置されたチヤ
ネル・ストツプが必要である。チヤネル・ストツ
プ形成工程は、大量、高歩留りの生産環境におい
て、この方法をさらに損なうものとなる。ジヤコ
ダイン他の構造のさらに他の欠点は、導電性のキ
ヤパシタ・プレートがメサの側壁に存在するた
め、FETのソース／ドレインを分離溝に密着さ
せられないことである。したがつて、高集積密度
を達成することができない。最後に、ジヤコダイ
ン他の構造には、ポリシリコンで充填したトレン
チ分離がなければならないので、この構造はポリ
シリコンのトレンチ分離に関連した欠点、たとえ
ばトレンチ充填材料とトレンチ絶縁体ライナとの
間の熱的な不整合、およびトレンチ・ライナとシ
リコン基板との間の熱的な不整合による、シリコ
ン中での欠陥の発生などを受けることになる。

Ｃ発明が解決しようとする問題点したがつて、この発明の目的は高キヤパシタン
ス、低漏れ電流の集積キヤパシタ構造を提供する
ことである。

Ｄ問題点を解決するための手段本発明によるキヤパシタ集積回路構造体は；第１導電型の半導体基板表面上に形成された第
２導電型のエピタキシヤル層がキヤパシタ電極を
形成すべき位置において基板に達するる濃くドー
プされた埋込領域を有する半導体構造体；該半導
体構造体の表面から上記埋込領域を貫通して基板
にまで延びる規則的に配列された実質的に垂直な
分離トレンチ；該トレンチで包囲された複数個の
メサ状半導体領域；上記トレンチの全内壁面に沿
つて形成されたキヤパシタ用の薄い誘電体を含ん
でおり；ドープされたポリシリコン層が、トレンチ形状
を実質的に残存するよう薄く、上記誘電体層の全
内壁上に形成されてキヤパシタの他方の電極を構
成しており；少なくとも１つのトレンチの底壁に対向した位
置及びメサ状半導体領域の予定位置に開口を有す
るマスク兼絶縁性の保護層が上記ポリシリコン層
上に付着されており、上記マスク開口に整合したトレンチ底壁上のポ
リシリコン層が除去されて隣接メサ状半導体領域
に関連した各キヤパシタの他方の各電極が不連続
に構成されていることを特徴とする。

次に作用について説明する。

キヤパシタの構造は例えばポリシリコン−酸化
物−シリコン（POS）型のものであつて、シリ
コン材料に形成された分離トレンチによつて画定
されこれによつて包囲されたメサ状のシリコン領
域の側壁に形成される。この側壁は、高濃度にド
ープされた埋込領域を含み、キヤパシタの第１の
電極プレートとして機能する。メサの垂直側壁に
形成された薄い誘電体層は、キヤパシタの絶縁体
として機能し、またキヤパシタの絶縁体上に直接
形成された薄い導電性ポリシリコン層は、キヤパ
シタの第２の電極プレートとして機能する。トレ
ンチ内壁に沿つて付着したポリシリコン電極層の
内壁に沿つて、例えば酸化シリコン及び窒化シリ
コンより成るマスク兼絶縁性の保護層が設けられ
ており、こまマスクの開口を通してトレンチの底
壁及びメサ状半導体領域の水平部分の所定位置に
おいて導電性のポリシリコン層がエツチングによ
り除去されて、隣接するポリシリコン電極層が不
連続にされる。

本発明の１つの特徴は、キヤパシタの第２電極
として機能する導電性ポリシリコン層がトレンチ
内部を充填せずにトレンチの全内壁面に沿つて内
張層を形成してトレンチ内部の空間を十分に残し
ていることがある。この導電性ポリシリコンの内
張層の内壁面を被覆するマスク兼絶縁性の保護層
及びトレンチ内部の絶縁空間がメサ状半導体領域
相互間の絶縁分離の機能を果たす。この空間がポ
リミイドなどの絶縁物で充填されてもよい。本発
明の第２の特徴は、所定の少なくとも１個のトレ
ンチにおいては、隣接するポリシリコン層がその
トレンチ底部で切断されてキヤパシタの各第２電
極プレートが不連続にされていることである。集
積回路装置に含まれる能動素子回路に応じて対応
するキヤパシタの他方の電極を異なる電位に接続
できるのでキヤパシタのために共通接続ノードを
設けなければならないと云う設計上の制約が可避
できる。

Ｅ実施例第１図−第１３図には、本発明の実施例の構造
及び製造工程が示されている。以下で開示する工
程は、この発明の方法を実施するための手法のひ
とつを説明するものである。マイクロエレクトロ
ニクスの分野の技術者にとつては、個々の工程を
多数の異なつた方法で遂行しうることは明らかで
あろう。

なお、この明細書添付の図面は、一定の縮尺で
描かれたものではない。縮尺を変更し、構造を明
示するようにした。

好ましい第１実施例においては、この発明を単
一デバイス・タイプのバイポーラ・ダイナミツク
RAMセルの製造に関して説明する。メサ状のシ
リコン領域に形成された能動素子は、縦型のバイ
ポーラNPNトランジスタである。シリコン・メ
サはポリイミドの充填された深いトレンチによつ
て、隣接する他のメサから、誘電的に分離されて
いる。

トレンチ形成階段までは、従来のバイポーラ・
トランジスタの製造方法と何ら変わりはないの
で、最初の処理工程は詳述しない。第３図には、
周知の処理工程で得られる縦型バイポーラNPN
トランジスタ構造１０の基本構造が示されてい
る。基本構造体１０はｐドープ・シリコン基板１
１からなつており、この基板は埋込Ｎ＋サブコレ
クタ１２と、その上のＮ−エピタキシヤル層１３
とを有している。エピタキシヤル層は垂直な
NPNトランジスタを包含しており、このトラン
ジスタはＮ＋リーチ・スルー領域１４、ｐ型ベー
ス領域１５およびＮ＋エミツタ領域１６からなつ
ている。この構造は典型的な厚さが300nmの二酸
化シリコン１７と厚さが約170nmの窒化シリコン
１８の複合絶縁層によつて、パツシベートされて
いる。前処理工程中に構造体１０を包含している
半導体チツプの熱処理などによつて生じる層１７
および１８の厚さの不規則性は、説明を簡明にす
るため、この図には示されていない。窒化シリコ
ン層は通常、トレンチ側壁の酸化期間に上面を保
護する酸化バリヤとして機能する。その他の任意
の希望する能動素子または受動素子、あるいはそ
の両方を、処理のこの段階で構造体に組み込んで
おいてもよい。それぞれの用途によつては、埋込
Ｎ＋サブコレクタはブランケツト層であつても、
あるいはチツプの希望する位置、たとえばこの発
明のバイポーラ・トランジスタまたはキヤパシタ
構造を形成すべて位置に形成された個別の領域で
構成されたものであつてもかまわない。次いで、
露出したシリコンをSF₆、Cl₂、およびHeを含有
する雰囲気中で、Ｎ−エピタキシヤル層１３、Ｎ
＋サブコレクタ１２を通過し、Ｐ−基板または反
応性イオン・エツチングして、深く、幅の狭いト
レンチ１９を形成し、第４図に示す構造を得る。
第４図に示すように、トレンチは能動素子または
受動素子、あるいはこの両方を配置することので
きるメサ状のシリコン領域２０を画定する。トレ
ンチの形成を他の手法、たとえば、両者共に本願
と同じ譲受人に譲渡されている、ホー他（Ho et
al）に授与された米国特許第4381953号およびゴ
ース他（Goth et al）の特開昭60−147133号に
詳述されている手法によつて、達成することもで
きる。典型的な場合、トレンチ１９は深さ約６ミ
クロン、幅２ミクロンであり、かつほぼ垂直な
（すなわち、水平面ち対し85°以上の）側壁を有し
ている。トレンチ１９の設計レイアウトは、トレ
ンチ１９によつて方形の中央スタツドまたはメサ
２０（上記のNPNトランジスタを包含してい
る。）を包囲するというものである（第４図）。

トレンチの形成後、希望する場合には、標準的
なイオン注入を行い、ホウ素をトレンチ１９の底
部に導入し、チヤネル・ストツプを形成すること
ができる。チヤネル・ストツプの機能は、二酸化
シリコン層２１の形成後のＰ−基板の反転層によ
つて、あるメサのコレクタ１２と、隣接するメサ
の対応するコレクタとの間に漏れが生じるのを防
止することである。

第５図を参照すると、次の処理工程は、トレン
チ１９内に、二酸化シリコン２１、ポリシリコン
２２、二酸化シリコン２３および窒化シリコン２
４からなる４層の複合体を形成することである。
まず、厚さ約30−100nmの薄い酸化物層を、トレ
ンチ１９の側壁および底部に熱成長させる。次
に、ドープされたポリシリコン層２２を、得られ
た構造体上に形成する。ポリシリコン２２を形成
する方法の一例は、約600℃の温度で低圧化学蒸
着（LPCVD）によつて、厚さ約200nmないし
300nmのブランケツト層を得ることである。この
層を次いで、たとえばリン原子によつて、約５×
10¹⁹オングストローム／cm³以上の高リン濃度まで
ドープし、ポリシリコンの導電性を上げ、かつ約
50−100Ω／cm²という低いシート抵抗率を達成す
る。他の方法としては、ドープされたポリシリコ
ンを酸化物層２１に直接付着させてもかまわな
い。次に、ポリシリコン層２２の表面を酸化し
て、厚さが約50−100nmの薄い二酸化シリコン層
２３を形成する。最後に、厚さ約50−100nmの薄
い窒化シリコン層２４を、約775℃の温度の化学
蒸着によつて、ブランケツト付着する。窒化物２
３はパツシベーシヨン・オーバコートとして機能
する。酸化物２１はトレンチ領域内でのみ成長
し、メサ２０（窒化物層１８によつて酸化しない
よう保護されている）上で成長しないことが、理
解されよう。その結果、４層の複合体（酸化物２
１−ポリシリコン２２−酸化物２３−窒化物２
４）がトレンチの側壁および底部に形成され、一
方酸化物１７および窒化物１８によつて覆われて
いるメサ２０の表面上には、３層の複合体（ポリ
シリコン２２−酸化物２３−窒化物２４）が形成
される。

次の処理工程は複合層のパターニングである。
この複合層のパターン画定は２段階のリソグラフ
イ処理で行うのが好ましい。まず、ポリイミド
（厚さ20−4.0μm）などの有機下地材料を、スピ
ン・コーテイングによつて窒化物層２４上に塗布
する（図示せず）。ポリイミドはトレンチを完全
に充填するように付着される。その後、CVDプ
ラズマによつて、厚さが100ないし300μmの範囲
の無機バリヤ層、たとえばSiOxを付着させる。
下地層としてはフオトレジストよりもポリイミド
の方が好ましいが、これは、ポリイミドがボイド
を生じることなくトレンチを充填すること、光学
的に透明であつて、マスクの精密な整合を可能と
すること、及びバリヤ層の付着中に熱的に安定し
ていることの理由による。この工程の後、
AZ1340J（シツプレー社（Shipley Company）の
商標）などの周知のフオトレジストをスピン・コ
ーテイングで塗布する。フオトレジスト層を希望
するパターンにしたがつて、マスクを通して紫外
線に露出し、その後周知の態様で現像する。フオ
トレジスト層の厚さは典型的な場合、0.7−1.5μm
である。フオトレジスト・ブロツク・アウト・マ
スク工程のその他の詳細は、特開昭61−18147号
に示されている。

このようにして、キヤパシタを有するデバイス
を画定したのち、接点マスクおよび上述のポリイ
ミドを使用した方法を用いて、キヤパシタの接点
を画定する。トランジスタ／キヤパシタ構造がメ
サに形成されるこの実施例によれば、窒化シリコ
ン・オーバコート層２４をこの段階で、異方性エ
ツチングし、トレンチ・キヤパシタが必要なトレ
ンチ側壁上、およびリーチ、スルー領域１４の位
置のメサの水平な上面上の希望する部分上のみに
オーバコート層２４を選択的に残して、キヤパシ
タの上面接点を画定する。接点マスクのフオトレ
ジストを剥離したのち、窒化物オーバコート層の
残留部分をエツチング・マスクとして使用して、
下にある二酸化シリコン層２３およびＮ＋ポリシ
リコン層２２を等方性エツチングする。典型的な
エツチング剤は酸化物を除去するための緩衝
HF、および窒化物オーバコート層２４を大幅に
腐食することなくＮ＋ポリシリコン層をエツチン
グするための、CrO₃、HFおよびH₂Ｏで構成さ
れた溶液を含む。結果として得られる構造を第６
図に示す。ポリシリコン２２をエツチングした結
果として、トレンチの底部に対応する二酸化シリ
コン２１が露出される。

第６図に示すように、製造工程のこの段階にお
いて、ポリシリコン層２２は、メサの垂直側壁上
の比較的薄いコーテイングとして、メサの周囲を
取巻くように形成され、誘電性媒体で充填するの
に利用できるトレンチ１９を残す。トレンチ１９
を充填するのに好ましい材料は、低温で付着でき
る材料である。この種の材料の例としては、プラ
スチツク特にポリイミドがある。これがこの発明
を従来技術と明確に区別するものであつて、従来
技術によれば、トレンチはポリシリコンで充填さ
れる。トレンチを充填するポリシリコンではな
く、薄いポリシリコン層を使用することは、この
発明の主な特徴であると考えられる。また、第６
図より明らかなように、メサを包囲し、キヤパシ
タの第１電極プレートとして働くポリシリコン層
２２の部分２２ａと、他の隣接したメサと関連す
るポリシリコン層部分２２ｂおよび２２ｃとの間
に連続性が存在しない。ポリシリコン層２２の部
分２２ａは、リーチ・スルー領域１４の真上の小
さな延長部またはタブ２２a′を包含している。タ
ブ２２a′は追つて明らかになるように、キヤパシ
タ接点として機能する。

導電性ポリシリコン層が誘電体分離されたメサ
領域２０の垂直側壁上にだけ形成されるというこ
とも、この発明の大きな特徴である。このことに
より、各トレンチ・キヤパシタを必要に応じ接続
することが可能となる。しかしながら、ワン・デ
バイス・ダイナミツクRAMメモリ・セルなどの
用途においては、各キヤパシタのプレートのひと
つを、大地などの共通電位ノードへ接続すること
が望ましい。これらの用途においては、導電性ポ
リシリコン層をトレンチの底部にそのまま残して
おき、これによつて、キヤパシタ構造が形成され
るべきすべてのメサ状の分離された領域の側壁に
連続したポリシリコン被覆を与えることができ
る。

次に、残留しているＮ＋ポリシリコン層２２の
露出縁部のパツシベーシヨンを、典型的な場合に
は750−850℃の範囲の温度で熱酸化することによ
つて行なう。この酸化工程の結果として、第７図
に示すように、さまざまな構造的な変化が生じ
る。第一に、ポリシリコンの部分２２ａ，２２
ｂ，２２ｃおよび２２a′に存在するドーパントの
濃度が高いため、250−350nmの厚さの保護酸化
物キヤツプ２５がこれらのポリシリコン部分の露
出縁部に形成される。第二に、トレンチ底部の酸
化物層２１の厚さが厚くなる。第三に、厚さ50−
80nmの付加的な酸化物層が成長し、キヤパシタ
構造が設けられていないトレンチ部分におけるト
レンチ側壁絶縁体の厚さを増加させる。

デバイスのパツシベーシヨンは、第８図に示す
ように、ブランケツト窒化シリコン層２６を付着
させることによつて完了する。この層は低温（約
750−850℃）のCVDで、約50−150nmの厚さに
付着される。この層はキヤパシタ構造の設けられ
ていないデバイスに、可動イオン・パツシベーシ
ヨン・バリヤを与える。次の工程は、すべてのト
レンチ領域の底部にあるものを含めて、すべての
デバイス接点を形成することである。この工程は
典型的な場合、オーム接点または整流接点のいず
れかを必要とするシリコン基板領域に対応した接
点開口を設けることを包含している。第１図（第
１図は最後の製造工程に対応する構造を示してい
る）に示すように、窒化シリコン層２６および１
８の露出部分にCF₄反応性イオン・エツチングを
行い、その後酸化物層２１および１７の露出部分
に７：１緩衝HFで湿式エツチングを行うことに
よつて、開口が設けられる。

第１図に示すように、５個の開口２７ないし３
１が、トレンチ１９の底部、キヤパシタ接点２２
a′、コレクタ・リーチ・スルー領域１４、エミツ
タ領域１６およびベース領域１５に対応する位置
にそれぞれ形成される。金属ケイ化物接点金属被
覆が次いで、すべてのデバイス接点、ポリシリコ
ン・キヤパシタ接点、およびすべてのトレンチの
底部を含む、すべての露出したシリコン領域およ
びポリシリコン領域に形成される。適切な接点金
属の薄い層が、スパツタ付着によつて全構造体上
にブランケツト付着させられる。プラチナ・パラ
ジウムなどからなる群から選択されたケイ化物形
成金属を使用する。好ましい金属は層厚が20−
100nmの範囲のプラスチツクである。次いで、構
造体を約550℃で加熱し、プラチナ層がシリコン
に接触しているあらゆる場所に、ケイ化プラチナ
層を生成する。ケイ化プラチナはＮ＋ドープされ
たポリシリコン・キヤパシタ接点２２a′、強くド
ープされたＮ＋型のコレクタ・リーチ・スルー１
４およびエミツタ領域１６のそれぞれとの、オー
ム接点２５ａ，２９ａおよび３０ａを作る。ケイ
化プラチナはベース領域１５とのオーム接点３１
ａ、およびトレンチ１９の底部に存在する薄いＮ
−反転層に対する整流接点２７ａも形成する。未
反応のプラチナは湿式エツチング（王水中で）に
よつて除去される。このケイ化物処理の詳細につ
いては、特開昭61−19145号に示されている。

製造工程は、この発明の新規性に関する限り、
この時点でほぼ完了する。処理の残りの部分は周
知の態様で行われるものであつて、これらは、ト
レンチ１９をスピンコーテイングによつて、ポリ
イミドなどの誘電体１９ａで充填すること、適切
な温度でベーキングしてポリイミドを硬化させる
こと、酸素ガスを使用したRIEによつて不要部の
ポリイミドをエツチングすること、ならびにメタ
ライゼーシヨンおよびパツシベーシヨンを含む標
準的なパーソナライゼーシヨン処理を行なうこと
を含んでいる。

上記の処理で得られたメサ２０に集積された最
終的なNPNトランジスタ・キヤパシタ構造の上
面図を、第２図に示す。第２図は第１図に示した
構造の上面図を表している。NPNトランジスタ
をキヤパシタと共に集積し、バイポーラ・ダイナ
ミツク・ワン・デバイス・メモリ・セルを形成す
るこの特定の実施例において、キヤパシタの接点
２２a′はリーチ・スルー領域１４に重畳してお
り、両者はキヤパシタをトランジスタのコレクタ
に短絡するように金属スタツド３２を設計するこ
とによつて、電気的に接続される。バイポーラ・
トランジスタのベース領域に接続されたキヤパシ
タの場合、ポリシリコン接点がベース領域に重畳
していなければならない。

金属スタツド３２は第２図に示すように、深
い、ポリイミドを充填したトレンチ１９上に部分
的に配置されている。第２図から明らかなよう
に、ポリシリコン層２２ａはシリコン・メサ２０
を完全に「包囲」している。ポリシリコン層をポ
リイミドの充填材から分離している他の二酸化シ
リコン／窒化シリコン複合層は、第２図に参照番
号３３で示されている。ワード・ライン３４およ
びビツト・ライン３５のそれぞれが、メタライゼ
ーシヨンの第１および第２レベルに形成される。

キヤパシタの面積はメサの周辺長とトレンチの
深さとの積に等しい。ダイナミツク・メモリ用の
典型的なキヤパシタの面積は、約100−300μcm²の
範囲であつて、約15−50nmの範囲の厚さのキヤ
パシタ絶縁体に対して約0.1−1.0OpFのキヤパシ
タンスをもたらす。

第９図には、この発明の第２の実施例が示され
ている。詳細に言えば、第９図は上述の方法を使
用して形成された、個別の集積キヤパシタ構造３
６の実施例を示している。第９図に示したキヤパ
シタ構造は、Ｎ＋埋込サブコレクタ１２およびＮ
＋リーチ・スルー領域１４で構成されている。キ
ヤパシタ接点のひとつ（Ｃ１）がオーム接点２５
ａを介してポリシリコン・タブ２２a′に対して作
成され、他方の接点（Ｃ２）はＮ＋リーチ・スル
ー領域１４とのオーム接点２９ａである。他のデ
イスクリート・キヤパシタ構造を、容易に設計す
ることもできる。たとえば、エピタキシヤル層の
限定された部分または全体のいずれかを占めるよ
うに、Ｎ＋リーチ・スルー領域１４を設けること
もできる。また、埋込層１２およびリーチ・スル
ー領域１４を、キヤパシタ構造の絶縁体を形成す
る薄い酸化物層２１によつてポリシリコン２２ａ
から分離された単一のドープされた領域に組み合
わせることもできる。このような単一のドープさ
れた領域を形成することは、周知のドーパント拡
散またはイオン注入によつて達成される。このよ
うなデイスクリート・キヤパシタ構造は、ブー
ト・ストラツプ・キヤパシタや直列キヤパシタな
どのアナログ用途に使用すると有利なものであ
る。ほとんどの用途に対して、第２図に示すよう
に、メサの基部は一般に、矩形ないし方形である
が、他の形状を使用することもできることに、留
意されたい。たとえば、高キヤパシタンスのキヤ
パシタを希望する場合には、屈曲またはくし状、
円形その他の構造を形成して、メサの周縁を大幅
に増加させることができる。

第１０図および第１１図には、この発明の第３
実施例を示す。第１０図および第１１図はそれぞ
れ、金属被膜電界効果トランジスタ
（MOSFET）ダイナミツク・ワン・デバイス・
メモリ・セル３７の断面図および上面図をしめす
ものであり、このメモリ・セルはこの発明にした
がつて製造されたトレンチを組み込んだキヤパシ
タと共に集積されたFET（特に、ｐ−FET）を有
している。メモリ・セルは上記した基本処理工程
と、僅か２つの付加的なマスキング工程とを使用
して、つくられる。第１０図および第１１図にお
いて、同一の参照符号は、たとえば、同様な機能
を示すのに使用したものと同じものである。第１
０図においてそれぞれ３８および３９という参照
符号の付されているソース領域およびドレン領域
は、NPNトランジスタのベース１５（第１図）
を形成するのに使用された処理工程に対応する工
程で形成される。

次に、付加的なマスキング工程を使用して、
FETチヤネル領域およびポリシリコン・ゲート
電極４０を画定する。FETチヤネル領域はフイ
ールド酸化物（図示せず）を、ソース３８および
ドレイン３９の間のＮ−エピタキシヤル領域１３
（第１０図）から除去し、薄い（約20−50nm）ゲ
ート酸化物３７ａを再成長させることによつて形
成される。FETのゲート電極４０はＮ＋ドー
プ・ポリシリコン層を付着させ、ポリシリコン層
を電極４０にパターン化することによつて、形成
される。次いで、ポリシリコン・ゲート４０を二
酸化シリコン−窒化シリコン複合絶縁層でコーテ
イングしてから、接点を画定する。次いで、ソー
ス３８、ドレイン３９およびゲート４０に対する
接点を画定する。次いで、ソース３８、ドレイン
３９およびゲート４０のそれぞれとの金属ケイ化
物オーム接点３８ａ，３９ａおよび４０ａが、上
記したように、スパツタ付着および焼結によつて
形成される。接続スタツド４１（第１１図）が、
接点２２a′と３８ａの間に必要な接続をもたら
す。

第１２図および第１３図には、この発明のさら
に他の実施例が示されている。第１２図および第
１３図はそれぞれ、この発明の原理にしたがつて
製造されたトレンチを組み込んだキヤパシタと共
に集積されたＮ型FETで構成された、FETダイ
ナミツク・ワン・デバイス・メモリ・セル構造４
２の断面図および上面図を示している。

第１２図および第１３図には、上面にＰ型エピ
タキシヤル層４４が形成されたＰ型基板４３が示
されている。パターン化されたＮ＋埋込領域（図
示せず）が、NPNトランジスタのサブコレクタ
の必要な場所に存在している。トレンチ１９は周
知の態様で形成されるが、Ｐ＋チヤネル・ストツ
プ領域４５がトレンチの底部および側壁へのｐ型
ドーパン拡散によつて形成されている。拡散チヤ
ネル・ストツプ４５はトレンチ側壁の酸化後のＰ
−エピタキシヤル層の反転によつて、あるシリコ
ン・メサに配置されたソース４９と、隣接したメ
サに配置されたドレインとの間の漏れを除去す
る。トレンチに組み込んだキヤパシタが必要な場
合には、トレンチの側壁と直接接してＮ＋埋込領
域４６を付加的にトレンチ内に形成する。領域４
６はＮ＋拡散領域であつて、これは領域４７をト
レンチ側壁沿いに下方に延長させた形を与える。
この側壁の拡散部は、トレンチ・キヤパシタのプ
レートのひとつとして機能する。Ｎ＋拡散部４６
を画定するために使用しうる方法の詳細は、上述
の特開昭61−18147号に記載されている。領域４
６はキヤパシタの電極プレートとして使用され、
第１２図に示すように、ドレイン領域４７と接触
する。ゲート電極およびソースのそれぞれには、
第１２図で参照符号４８および４９が付されてい
る。ドレイン、ソースおよびゲート電極との金属
被覆接点には、それぞれ４７ａ，４９ａおよび４
８ａと参照符号が付されている。接続スタツド５
０（第１３図）は接点２２a′と４９ａとの間の必
要な接続をもたらす。

上記で開示したトレンチに組み込んだキヤパシ
タ構造は、その独特の構造によつてキヤパシタン
スが高い（0.1pF以上）だけでなく、貴重なチツ
プの資源の消費もしない。他の利点は付加的な面
積を必要とせずに、トランジスタに集積できると
いうことである。キヤパシタのキヤパシタンスが
トレンチの深さとメサの周縁長との積であるか
ら、高い値のキヤパシタンスが得られるだけでな
く、必要に応じ、キヤパシタンスの値を容易に調
節することもできる。たとえば、所定の平面寸法
のメサに対して、シリコン中への深さを深くする
（活動領域を増やす）ことによつてキヤパシタン
スを増加させることもできる。

本発明のトレンチ・キヤパシタによれば、キヤ
パシタと一緒に製造される能動素子の要素（たと
えばほバイポーラ・デバイスのエミツタ）を、ト
レンチの側壁に直接接して設けることが可能とな
る。このような衝合構造は集積回路デバイスの密
度をさらに改善するものである。さらに他の有利
な特徴は、トレンチを、チツプ上の他のデバイス
の誘電体分離と両立可能な、任意所望な誘電体
（たとえば、ポリシリコン、ポリイミド、二酸化
シリコン）で充填できることである。さらに他の
特徴はトレンチ・キヤパシタの第１プレート電極
として機能するポリシリコン層が、隣接したメサ
の表面に形成されるプレート電極またはデバイス
のいずれにも接続されないということである。こ
のことは漏れ電流を少なくし、かつ従来技術の構
造で一般に行われている共通ノード接続を用いず
に、希望する場所で、２つのキヤパシタ・プレー
トを独立して自由に接続できるという２重の利点
を与えるものである。最後に、処理の観点から、
開示した方法をバイポーラおよびFET両方のダ
イナミツク・メモリ・セルの製造工程に、容易に
適用できるものである。

Ｆ発明の効果本発明によれば、大きなキヤパシタンスを有し
且つ漏れ電流の少ないキヤパシタ構造体を実現で
き、またトレンチを任意の材料で充填することが
でき、ポリシリコンでトレンチを充填する時の欠
陥を発生しない。

【図面の簡単な説明】

第１図は、この発明の１実施例によるバイポー
ラ・ダイナミツク・ワン・デバイス記憶セルおよ
びキヤパシタの断面図である。第２図は、第１図
の集積構造の上面図である。第３図−第８図は、
この発明の１実施例によるバイポーラ・ダイナミ
ツク・ワン・デバイス記憶セルおよびキヤパシタ
の種々の製造段階を示す断面図である。第９図
は、周辺回路における分離トレンチ・キヤパシタ
の断面図である。第１０図は、この発明の他の実
施例による、ｐ−FETおよびトレンチ・キヤパ
シタの組合せ構造を包含するダイナミツク・ワ
ン・デバイス記憶セルの断面図である。第１１図
は、第１０図の集積構造の上面図である。第１２
図は、この発明のさらに他の実施例による、ｎ−
FETおよびトレンチ・キヤパシタの組合せ構造
を包含するFETダイナミツク・ワン・デバイス
記憶セルの断面図である。第１３図は、第１２図
の集積構造の上面図である。１１……ｐ−基板、１２……埋込Ｎ＋サブコレ
クタ、１３……Ｎ−エピタキシヤル層、１４……
Ｎ＋リーチ・スルー領域、１５……Ｐ型ベース領
域、１６……Ｎ＋エミツタ領域、１７……二酸化
シリコン、１８……窒化シリコン、１９……トレ
ンチ、１９ａ……誘電体、２０……メサ、２１…
…二酸化シリコン層、２２……ポリシリコン、２
２a′……ポリシリコン・タブ、２３……二酸化シ
リコン、２４……窒化シリコン、２５ａ，２９ａ
および３０ａ……オーム接点、２６……窒化シリ
コン層、３２……金属スタツド、３３……二酸化
シリコン／窒化シリコン複合層、３４……ワー
ド・ライン、３５……ビツト・ライン。

Claims

【特許請求の範囲】１第１導電型の半導体基板表面上に形成された
第２導電型のエピタキシヤル層がキヤパシタ電極
を形成すべき位置において基板に達するる濃くド
ープされた埋込領域を有する半導体構造体；該半
導体構造体の表面から上記埋込領域を貫通して基
板にまで延びる規則的に配列された実質的に垂直
な分離トレンチ；該トレンチで包囲された複数個
のメサ状半導体領域；上記トレンチの全内壁面に
沿つて形成されたキヤパシタ用の薄い誘電体を含
むキヤパシタ集積回路装置において；ドープされたポリシリコン層が、トレンチ形状
を実質的に残存するよう薄く、上記誘電体層の全
内壁上に形成されてキヤパシタの他方の電極を構
成しており；少なくとも１つのトレンチの底壁に対向した位
置及びメサ状半導体領域の予定位置に開口を有す
るマスク兼絶縁性の保護層が上記ポリシリコン層
上に付着されており、上記マスク開口に整合したトレンチ底壁上のポ
リシリコン層が除去されて隣接メサ状半導体領域
に関連した各キヤパシタの他方の各電極が不連続
に構成されていることを特徴とする高キヤパシタ
ンスで低い漏れ電流のキヤパシタ構造体を含む上
記集積回路構造体。