JPH0817224B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0817224B2 JPH0817224B2 JP63193865A JP19386588A JPH0817224B2 JP H0817224 B2 JPH0817224 B2 JP H0817224B2 JP 63193865 A JP63193865 A JP 63193865A JP 19386588 A JP19386588 A JP 19386588A JP H0817224 B2 JPH0817224 B2 JP H0817224B2
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- Japan
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- film
- oxide film
- capacitor
- semiconductor substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置の製造方法に関し、特に溝型
構造のキャパシタを有するダイナミックRAMに係わる。
構造のキャパシタを有するダイナミックRAMに係わる。
（従来の技術） 従来、この種の半導体記憶装置は、第３図（ａ），
（ｂ）に示すような製造工程で形成している。まず
（ａ）図に示すように、例えばｐ型シリコン基板１の主
面上にフィールド酸化膜２を選択的に形成する。次に、
全面にCVD−SiO2膜を形成してパターニングした後、こ
のCVD−SiO2膜をマスクにして前記シリコン基板１をエ
ッチングすることにより溝３を形成する。続いて、前記
CVD−SiO2膜を除去し、前記溝３内のシリコン基板１の
表面、及び溝３の開口部のシリコン基板１表面にキャパ
シタの一方の電極として働くn+型不純物層４を形成す
る。引き続き、熱酸化によりシリコン基板１の主面上及
び前記溝３内のシリコン基板１表面にキャパシタ酸化膜
５を200Å程度の厚さに形成し、このキャンパシタ酸化
膜５上に電極材料となる多結晶シリコン膜６を4000Å程
度の厚さに形成する。
（ｂ）に示すような製造工程で形成している。まず
（ａ）図に示すように、例えばｐ型シリコン基板１の主
面上にフィールド酸化膜２を選択的に形成する。次に、
全面にCVD−SiO2膜を形成してパターニングした後、こ
のCVD−SiO2膜をマスクにして前記シリコン基板１をエ
ッチングすることにより溝３を形成する。続いて、前記
CVD−SiO2膜を除去し、前記溝３内のシリコン基板１の
表面、及び溝３の開口部のシリコン基板１表面にキャパ
シタの一方の電極として働くn+型不純物層４を形成す
る。引き続き、熱酸化によりシリコン基板１の主面上及
び前記溝３内のシリコン基板１表面にキャパシタ酸化膜
５を200Å程度の厚さに形成し、このキャンパシタ酸化
膜５上に電極材料となる多結晶シリコン膜６を4000Å程
度の厚さに形成する。
次に、（ｂ）図に示すように、RIE法を用いて前記多
結晶シリコン膜６を選択的に除去し、キャパシタの他方
の電極6aを形成する。この際のエッチング時間は、除去
すべき部分の多結晶シリコン膜６が残存されないよう
に、4000Åの厚さの多結晶シリコン膜を除去するための
エッチング時間に30％程度加えた時間で行なう。続い
て、転送用トランジスタの形成予定領域の前記キャパシ
タ酸化膜５を除去して前記シリコン基板１を露出させ、
この露出面上にゲート酸化膜７、及び転送ゲート電極８
を順次形成する。そして、前記転送ゲート電極８の両側
のシリコン基板１中にn+型拡散層から成るドレイン領域
９、及びソース領域10を形成する。
結晶シリコン膜６を選択的に除去し、キャパシタの他方
の電極6aを形成する。この際のエッチング時間は、除去
すべき部分の多結晶シリコン膜６が残存されないよう
に、4000Åの厚さの多結晶シリコン膜を除去するための
エッチング時間に30％程度加えた時間で行なう。続い
て、転送用トランジスタの形成予定領域の前記キャパシ
タ酸化膜５を除去して前記シリコン基板１を露出させ、
この露出面上にゲート酸化膜７、及び転送ゲート電極８
を順次形成する。そして、前記転送ゲート電極８の両側
のシリコン基板１中にn+型拡散層から成るドレイン領域
９、及びソース領域10を形成する。
ところで、上記のようなダイナミックRAMにあって
は、例えばソフトエラーを防止するために、できるだけ
大きなキャパシタ容量を確保することが望ましい。しか
しながら、近年の半導体素子の集積度の向上に伴って大
きなキャパシタ容量を確保することがしだいに困難にな
ってきている。
は、例えばソフトエラーを防止するために、できるだけ
大きなキャパシタ容量を確保することが望ましい。しか
しながら、近年の半導体素子の集積度の向上に伴って大
きなキャパシタ容量を確保することがしだいに困難にな
ってきている。
このような要求を満たすためには、溝３をより深くす
るかキャパシタ酸化膜５をより薄くする必要がある。し
かし、溝３を深く形成すると溝３内の洗浄が困難となる
等の新たな問題が生ずるため、溝３を深くするのには限
界がある。また、キャパシタ酸化膜５を薄くすると、多
結晶シリコン膜６をエッチングしてキャパシタ電極6aを
形成する際、多結晶シリコン膜６下のキャパシタ酸化膜
５の厚さがキャパシタ以外の箇所でも同じく薄くなるた
め、エッチング選択比（多結晶シリコン膜／キャパシタ
酸化膜）が８くらいの場合には、酸化膜５がエッチング
されてしまい、シリコン基板１にダメージを与える。こ
のため、転送用トランジスタの特性劣化を招く欠点があ
る。
るかキャパシタ酸化膜５をより薄くする必要がある。し
かし、溝３を深く形成すると溝３内の洗浄が困難となる
等の新たな問題が生ずるため、溝３を深くするのには限
界がある。また、キャパシタ酸化膜５を薄くすると、多
結晶シリコン膜６をエッチングしてキャパシタ電極6aを
形成する際、多結晶シリコン膜６下のキャパシタ酸化膜
５の厚さがキャパシタ以外の箇所でも同じく薄くなるた
め、エッチング選択比（多結晶シリコン膜／キャパシタ
酸化膜）が８くらいの場合には、酸化膜５がエッチング
されてしまい、シリコン基板１にダメージを与える。こ
のため、転送用トランジスタの特性劣化を招く欠点があ
る。
（発明が解決しようとする課題） このように、従来の半導体記憶装置の製造方法では、
キャパシタ容量を確保するために、溝を深く形成するの
には限界があり、キャパシタ酸化膜を薄くするとキャパ
シタ電極のパターニング時に半導体基板にダメージを与
える欠点がある。
キャパシタ容量を確保するために、溝を深く形成するの
には限界があり、キャパシタ酸化膜を薄くするとキャパ
シタ電極のパターニング時に半導体基板にダメージを与
える欠点がある。
よって、本発明の目的は、半導体基板にダメージを与
えることなく、キャパシタ酸化膜を薄くして大きなキャ
パシタ容量を確保できる半導体記憶装置の製造方法を提
供することである。
えることなく、キャパシタ酸化膜を薄くして大きなキャ
パシタ容量を確保できる半導体記憶装置の製造方法を提
供することである。
［発明の構成］ （課題を解決するための手段とその作用） すなわち、本発明においては、上記の目的を達成する
ために、半導体基板上に選択的に素子分離領域を形成
し、この素子分離領域によって分離された素子領域の前
記半導体基板上に第１の絶縁層を形成した後、この絶縁
層を選択的に除去して前記半導体基板の一部を露出させ
る。続いて、前記半導体基板の露出面上に前記第１の絶
縁層よりも薄い第２の絶縁層を形成した後、全面に導電
層を形成する。その後、この導電層を前記第２絶縁層上
の全て及び端部が前記第１の絶縁層上に残置するように
パターニングすることによりメモリセルキャパシタの一
方の電極を形成する。そして、前記半導体基板の素子領
域に一端が前記メモリセルキャパシタに接続される転送
用トランジスタを形成している。
ために、半導体基板上に選択的に素子分離領域を形成
し、この素子分離領域によって分離された素子領域の前
記半導体基板上に第１の絶縁層を形成した後、この絶縁
層を選択的に除去して前記半導体基板の一部を露出させ
る。続いて、前記半導体基板の露出面上に前記第１の絶
縁層よりも薄い第２の絶縁層を形成した後、全面に導電
層を形成する。その後、この導電層を前記第２絶縁層上
の全て及び端部が前記第１の絶縁層上に残置するように
パターニングすることによりメモリセルキャパシタの一
方の電極を形成する。そして、前記半導体基板の素子領
域に一端が前記メモリセルキャパシタに接続される転送
用トランジスタを形成している。
このような製造方法では、半導体基板をキャパシタ酸
化膜としての第２の絶縁層よりも厚い第１の絶縁層で保
護した状態でキャパシタの一方の電極としての導電層を
パターニングするので、キャパシタ酸化膜としての第２
の絶縁層を薄く形成しても半導体基板にダメージを与え
ることはない。
化膜としての第２の絶縁層よりも厚い第１の絶縁層で保
護した状態でキャパシタの一方の電極としての導電層を
パターニングするので、キャパシタ酸化膜としての第２
の絶縁層を薄く形成しても半導体基板にダメージを与え
ることはない。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図（ａ）〜（ｄ）は、半導体記憶装置の一例とし
て溝型のキャパシタを有するダイナミックRAMの製造工
程を順次示している。
て溝型のキャパシタを有するダイナミックRAMの製造工
程を順次示している。
まず、（ａ）図に示すように、例えばｐ型のシリコン
基板１の主面上にフィールド酸化膜２を選択的に形成す
ることにより、このフィールド酸化膜２で分離された素
子領域を形成する。そして、前記素子領域のシリコン基
板１上に厚さ100Åの熱酸化膜３を形成した後、このシ
リコン基板１の表面領域に選択的に不純物をイオン注入
してn+型不純物層４を形成する。次に、全面に厚さ100
Åのシリコン窒化膜５、及び厚さ5000ÅのCVD−SiO2膜
６を順次堆積形成する。続いて、パターニングの行なわ
れたフォトレジスト膜（図示せず）をマスクにして、RI
E法により前記CVD−SiO2膜６、窒化膜５、及び熱酸化膜
３を順次除去する。さらに、前記CVD−SiO2膜６をマス
クとして前記シリコン基板１をエッチングし、開孔部が
n+型不純物層４内に位置する溝７を形成する。
基板１の主面上にフィールド酸化膜２を選択的に形成す
ることにより、このフィールド酸化膜２で分離された素
子領域を形成する。そして、前記素子領域のシリコン基
板１上に厚さ100Åの熱酸化膜３を形成した後、このシ
リコン基板１の表面領域に選択的に不純物をイオン注入
してn+型不純物層４を形成する。次に、全面に厚さ100
Åのシリコン窒化膜５、及び厚さ5000ÅのCVD−SiO2膜
６を順次堆積形成する。続いて、パターニングの行なわ
れたフォトレジスト膜（図示せず）をマスクにして、RI
E法により前記CVD−SiO2膜６、窒化膜５、及び熱酸化膜
３を順次除去する。さらに、前記CVD−SiO2膜６をマス
クとして前記シリコン基板１をエッチングし、開孔部が
n+型不純物層４内に位置する溝７を形成する。
次に、残存されているCVD−SiO2膜６を除去し、
（ｂ）図に示すように前記溝７内に沿ったシリコン基板
１中にn+型不純物層８を形成する。その後、前記窒化膜
５をマスクにしてシリコン基板１の露出面を選択酸化
し、前記溝７内の基板１の表面にキャパシタ酸化膜９を
70Å程度の厚さに形成する。その後、全面に多結晶シリ
コン膜10を4000Å程度の厚さに堆積形成する。次に、上
記多結晶シリコン膜10上にフォトレジストを塗布し、パ
ターニングを行ってレジストパターン（図示せず）を形
成する。そして、このレジストパターンをマスクとして
RIE法により前記多結晶シリコン膜10を選択的に除去
し、キャパシタ電極10aを形成すると（ｃ）図に示すよ
うになる。このキャパシタ電極10aのパターニング時、
前記窒化膜５、及び熱酸化膜３はそれぞれキャパシタ酸
化膜９よりも充分に厚く形成されているので除去されて
しまうことがなく、シリコン基板１へのダメージを抑制
できる。
（ｂ）図に示すように前記溝７内に沿ったシリコン基板
１中にn+型不純物層８を形成する。その後、前記窒化膜
５をマスクにしてシリコン基板１の露出面を選択酸化
し、前記溝７内の基板１の表面にキャパシタ酸化膜９を
70Å程度の厚さに形成する。その後、全面に多結晶シリ
コン膜10を4000Å程度の厚さに堆積形成する。次に、上
記多結晶シリコン膜10上にフォトレジストを塗布し、パ
ターニングを行ってレジストパターン（図示せず）を形
成する。そして、このレジストパターンをマスクとして
RIE法により前記多結晶シリコン膜10を選択的に除去
し、キャパシタ電極10aを形成すると（ｃ）図に示すよ
うになる。このキャパシタ電極10aのパターニング時、
前記窒化膜５、及び熱酸化膜３はそれぞれキャパシタ酸
化膜９よりも充分に厚く形成されているので除去されて
しまうことがなく、シリコン基板１へのダメージを抑制
できる。
次に、転送用トランジスタの形成予定領域に残存され
ている前記窒化膜５、及び熱酸化膜３を除去した後、
（ｄ）図に示すようにシリコン基板１の露出面を熱酸化
して厚さ200Åのゲート酸化膜11を形成する。前記キャ
パシタ電極10aの表面に酸化膜を形成した後、全面に多
結晶シリコン膜を形成する。そして、この多結晶シリコ
ン層上にレジストパターン（図示せず）を形成し、この
レジストパターンをマスクにして前記多結晶シリコン膜
をRIE法を用いてエッチングすることによりゲート電極1
2を形成する。この時、前記ゲート酸化膜11がエッチン
グされる可能性があるが、この酸化膜11はキャパシタ酸
化膜９に比べて充分厚いので、シリコン基板１にダメー
ジを与える心配はない。そして、前記ゲート電極12をマ
スクにして前記シリコン基板１の主面にリンをイオン注
入し、アニーリングを行なってn+型のドレイン領域13、
及びソース領域14を形成する。この際、前記ソース領域
14は、前記n+型不純物層４を介してメモリセルキャパシ
タの一方の電極として働くn+型不純物層８に接続され
る。
ている前記窒化膜５、及び熱酸化膜３を除去した後、
（ｄ）図に示すようにシリコン基板１の露出面を熱酸化
して厚さ200Åのゲート酸化膜11を形成する。前記キャ
パシタ電極10aの表面に酸化膜を形成した後、全面に多
結晶シリコン膜を形成する。そして、この多結晶シリコ
ン層上にレジストパターン（図示せず）を形成し、この
レジストパターンをマスクにして前記多結晶シリコン膜
をRIE法を用いてエッチングすることによりゲート電極1
2を形成する。この時、前記ゲート酸化膜11がエッチン
グされる可能性があるが、この酸化膜11はキャパシタ酸
化膜９に比べて充分厚いので、シリコン基板１にダメー
ジを与える心配はない。そして、前記ゲート電極12をマ
スクにして前記シリコン基板１の主面にリンをイオン注
入し、アニーリングを行なってn+型のドレイン領域13、
及びソース領域14を形成する。この際、前記ソース領域
14は、前記n+型不純物層４を介してメモリセルキャパシ
タの一方の電極として働くn+型不純物層８に接続され
る。
さらに、図示はしないが全面にCVD−SiO2膜を形成
し、前記ドレイン領域13上のCVD−SiO2膜にコンタクト
ホールを設ける。そして、前記CVD−SiO2膜上にAl膜か
らなるビット線を形成し、このビット線と前記ドレイン
領域13とを前記コンタクトホールを介して電気的に接続
する。
し、前記ドレイン領域13上のCVD−SiO2膜にコンタクト
ホールを設ける。そして、前記CVD−SiO2膜上にAl膜か
らなるビット線を形成し、このビット線と前記ドレイン
領域13とを前記コンタクトホールを介して電気的に接続
する。
このように形成されたメモリセルにおいて、前記キャ
パシタ電極10aを例えばOVの一定電位にしておけば、転
送用トランジスタＴのオン、オフによりメモリセルキャ
パシタＣへの情報の書込み、及び読み出しの制御が行な
える。
パシタ電極10aを例えばOVの一定電位にしておけば、転
送用トランジスタＴのオン、オフによりメモリセルキャ
パシタＣへの情報の書込み、及び読み出しの制御が行な
える。
このような製造方法によれば、多結晶シリコン膜10を
パターニングしてキャパシタ電極10aを形成する際に、
転送用トランジスタＴの形成予定領域における第１の絶
縁層（熱酸化膜３、窒化膜５）の膜厚を厚くできるので
シリコン基板１へのダメージを抑制できる。しかも、キ
ャパシタ酸化膜９の膜厚は任意に選べ、充分に薄く形成
できるので大きなキャパシタ容量を確保できる。
パターニングしてキャパシタ電極10aを形成する際に、
転送用トランジスタＴの形成予定領域における第１の絶
縁層（熱酸化膜３、窒化膜５）の膜厚を厚くできるので
シリコン基板１へのダメージを抑制できる。しかも、キ
ャパシタ酸化膜９の膜厚は任意に選べ、充分に薄く形成
できるので大きなキャパシタ容量を確保できる。
なお、上記実施例では窒化膜５を用いた選択酸化によ
りキャパシタ酸化膜９を形成したが、窒化膜５を用いず
に酸化膜３をマスクとして酸化を行ない、キャパシタ酸
化膜９を形成しても良い。また、キャパシタ絶縁膜９を
パターニングした後、転送用トランジスタの形成予定領
域に残存されている熱酸化膜３及び窒化膜５を除去して
新たにゲート酸化膜11及びゲート電極12を形成したが、
第２図に示すように前記第１図（ｂ）における熱酸化膜
３と窒化膜５を残存させてゲート絶縁層として用い、多
結晶シリコン層10をパターニングしてキャパシタ電極10
aと同じ多結晶シリコン層10でゲート電極10b形成しても
良い。
りキャパシタ酸化膜９を形成したが、窒化膜５を用いず
に酸化膜３をマスクとして酸化を行ない、キャパシタ酸
化膜９を形成しても良い。また、キャパシタ絶縁膜９を
パターニングした後、転送用トランジスタの形成予定領
域に残存されている熱酸化膜３及び窒化膜５を除去して
新たにゲート酸化膜11及びゲート電極12を形成したが、
第２図に示すように前記第１図（ｂ）における熱酸化膜
３と窒化膜５を残存させてゲート絶縁層として用い、多
結晶シリコン層10をパターニングしてキャパシタ電極10
aと同じ多結晶シリコン層10でゲート電極10b形成しても
良い。
［発明の効果］ 以上説明したように、本発明によれば次のような効果
がある。
がある。
キャパシタ酸化膜を薄く形成しても転送用トランジスタ
の形成予定領域上の絶縁層の膜厚を厚くできるので、多
結晶シリコン膜をパターニングしてキャパシタ電極を形
成する際にシリコン基板へのダメージを抑制できる。し
かも、キャパシタ酸化膜は薄く形成するので大きなキャ
パシタ容量を確保でき、高集積化にともなうソフトエラ
ー等の問題も防止できる。
の形成予定領域上の絶縁層の膜厚を厚くできるので、多
結晶シリコン膜をパターニングしてキャパシタ電極を形
成する際にシリコン基板へのダメージを抑制できる。し
かも、キャパシタ酸化膜は薄く形成するので大きなキャ
パシタ容量を確保でき、高集積化にともなうソフトエラ
ー等の問題も防止できる。
第１図は本発明の一実施例に係わる半導体記憶装置の製
造方法について説明するための断面図、第２図は本発明
の他の実施例について説明するための断面図、第３図は
従来の半導体記憶装置の製造方法について説明するため
の断面図である。 ……ｐ型シリコン基板、２……フィールド酸化膜、３…
…熱酸化膜（第１の絶縁層）、4,8……n+型不純物層、
５……シリコン窒化膜（第１の絶縁層）、６……CVD−S
iO2膜、７……溝、９……キャパシタ酸化膜（第２の絶
縁層）、10……多結晶シリコン膜（導電層）、10a……
キャパシタ電極、10b,12……ゲート電極、11……ゲート
酸化膜、13……ドレイン領域、14……ソース領域、Ｔ…
…転送用トランジスタ、Ｃ……メモリセルキャパシタ。
造方法について説明するための断面図、第２図は本発明
の他の実施例について説明するための断面図、第３図は
従来の半導体記憶装置の製造方法について説明するため
の断面図である。 ……ｐ型シリコン基板、２……フィールド酸化膜、３…
…熱酸化膜（第１の絶縁層）、4,8……n+型不純物層、
５……シリコン窒化膜（第１の絶縁層）、６……CVD−S
iO2膜、７……溝、９……キャパシタ酸化膜（第２の絶
縁層）、10……多結晶シリコン膜（導電層）、10a……
キャパシタ電極、10b,12……ゲート電極、11……ゲート
酸化膜、13……ドレイン領域、14……ソース領域、Ｔ…
…転送用トランジスタ、Ｃ……メモリセルキャパシタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (3)
- 【請求項１】半導体基板上に選択的に素子分離領域を形
成する工程と、この素子分離領域によって分離された素
子領域の前記半導体基板上に第１の絶縁層を形成する工
程と、この絶縁層を選択的に除去して前記半導体基板の
一部を露出させる工程と、前記半導体基板の露出面上に
前記第１の絶縁層よりも薄い第２の絶縁層を形成する工
程と、全面に導電層を形成する工程と、この導電層を前
記第２の絶縁層上の全て及び端部が前記第１の絶縁層上
の一部に残置するようにパターニングすることによりメ
モリセルキャパシタの一方の電極を形成する工程と、前
記半導体基板の素子領域に、一端が前記メモリセルキャ
パシタに接続され、前記第１の絶縁層をゲート絶縁膜と
して用いる転送用トランジスタを形成する工程とを具備
することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】前記第１の絶縁層は、前記素子領域の半導
体基板上に形成される熱酸化膜と、この熱酸化膜上に形
成される耐酸化性膜との積層構造から成り、前記耐酸化
性膜を選択酸化のマスクとして用いることにより前記第
２の絶縁層を形成することを特徴とする請求項１記載の
半導体記憶装置の製造方法。 - 【請求項３】前記半導体基板の露出面をエッチングして
溝を形成した後に、前記溝内の前記半導体基板の露出面
に前記第２の絶縁層を形成することを特徴とする請求項
１記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193865A JPH0817224B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体記憶装置の製造方法 |
| US07/657,934 US5160988A (en) | 1988-08-03 | 1991-02-25 | Semiconductor device with composite surface insulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193865A JPH0817224B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0243766A JPH0243766A (ja) | 1990-02-14 |
| JPH0817224B2 true JPH0817224B2 (ja) | 1996-02-21 |
Family
ID=16315040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193865A Expired - Fee Related JPH0817224B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5160988A (ja) |
| JP (1) | JPH0817224B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| US5451809A (en) * | 1994-09-07 | 1995-09-19 | Kabushiki Kaisha Toshiba | Smooth surface doped silicon film formation |
| US5521422A (en) * | 1994-12-02 | 1996-05-28 | International Business Machines Corporation | Corner protected shallow trench isolation device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856268B2 (ja) * | 1978-12-26 | 1983-12-14 | 超エル・エス・アイ技術研究組合 | 半導体装置の製造方法 |
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-
1991
- 1991-02-25 US US07/657,934 patent/US5160988A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| US5160988A (en) | 1992-11-03 |
| JPH0243766A (ja) | 1990-02-14 |
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