JPH0583053A - 自動利得制御増幅器 - Google Patents
自動利得制御増幅器Info
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- JPH0583053A JPH0583053A JP3227699A JP22769991A JPH0583053A JP H0583053 A JPH0583053 A JP H0583053A JP 3227699 A JP3227699 A JP 3227699A JP 22769991 A JP22769991 A JP 22769991A JP H0583053 A JPH0583053 A JP H0583053A
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- 230000003321 amplification Effects 0.000 claims abstract description 31
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 31
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【構成】ピークホールド回路２は増幅器１の出力Ｓｏの
ピーク電圧を検出してＶｐを出力する。演算増幅器３は
ＶｐとＶｒとの差を演算増幅してＶｃを出力する。Ａ／
Ｄコンバータ５はＶｃを変換してディジタル信号を記憶
回路６にＡＤＲ，ＷＥにより格納する。記憶回路６から
引き出されたディジタル信号はＤ／Ａコンバータ７でア
ナログ変換され、Ｖｍが出力される。系統切替回路８は
ＳＥＬによりＶｃまたはＶｍの何れかを選択して利得切
替回路４を制御する。増幅器１はＳｉを利得切替回路４
により制御された増幅度で増幅してＳｏを出力する。 【効果】既知の固定振幅の信号が多種入力される場合に
は入力信号の切り替わったときに入力信号に対応して記
憶した増幅度で動作させることにより、出力振幅の引込
安定時間を小さくすることができる。
ピーク電圧を検出してＶｐを出力する。演算増幅器３は
ＶｐとＶｒとの差を演算増幅してＶｃを出力する。Ａ／
Ｄコンバータ５はＶｃを変換してディジタル信号を記憶
回路６にＡＤＲ，ＷＥにより格納する。記憶回路６から
引き出されたディジタル信号はＤ／Ａコンバータ７でア
ナログ変換され、Ｖｍが出力される。系統切替回路８は
ＳＥＬによりＶｃまたはＶｍの何れかを選択して利得切
替回路４を制御する。増幅器１はＳｉを利得切替回路４
により制御された増幅度で増幅してＳｏを出力する。 【効果】既知の固定振幅の信号が多種入力される場合に
は入力信号の切り替わったときに入力信号に対応して記
憶した増幅度で動作させることにより、出力振幅の引込
安定時間を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は自動利得制御増幅器に関
する。
する。
【０００２】
【従来の技術】一般にフィードバックループを有する自
動利得制御増幅器は、未知の多種のレベルの入力信号に
対し所定の出力振幅信号を得るべく使用されている。図
３は従来の自動利得制御増幅器の一例を示すブロック
図、図４は図３の入出力信号の一例の波形図である。
動利得制御増幅器は、未知の多種のレベルの入力信号に
対し所定の出力振幅信号を得るべく使用されている。図
３は従来の自動利得制御増幅器の一例を示すブロック
図、図４は図３の入出力信号の一例の波形図である。
【０００３】従来の自動利得制御増幅器は、入力信号Ｓ
ｉを利得切替回路４により制御された増幅度で増幅して
出力信号Ｓｏを出力する増幅器１と、増幅器１の出力信
号Ｓｏのピーク電圧を検出してピークホールド電圧Ｖｐ
を出力するピークホールド回路２と、ピークホールド回
路２の出力のピークホールド電圧Ｖｐと基準電圧Ｖｒと
の差を演算増幅して利得制御電圧Ｖｃを出力する演算増
幅器３と、演算増幅器３の出力の利得制御電圧Ｖｃによ
り増幅器１の利得を制御する利得切替回路４とを有して
いる。
ｉを利得切替回路４により制御された増幅度で増幅して
出力信号Ｓｏを出力する増幅器１と、増幅器１の出力信
号Ｓｏのピーク電圧を検出してピークホールド電圧Ｖｐ
を出力するピークホールド回路２と、ピークホールド回
路２の出力のピークホールド電圧Ｖｐと基準電圧Ｖｒと
の差を演算増幅して利得制御電圧Ｖｃを出力する演算増
幅器３と、演算増幅器３の出力の利得制御電圧Ｖｃによ
り増幅器１の利得を制御する利得切替回路４とを有して
いる。
【０００４】次に、本例の動作について図４を併用して
説明する。信号のピーク電圧を所定の放電時定数をもっ
て結んだ線を電圧化するピークホールド回路２は増幅器
１の出力信号Ｓｏのピーク電圧を検出してピークホール
ド電圧Ｖｐを出力する。演算増幅器３はピークホールド
回路２の出力のピークホールド電圧Ｖｐと増幅器１の出
力信号Ｓｏの出力振幅を所定の出力振幅を得るべく設定
された基準電圧Ｖｒとの差を演算増幅して基準電圧Ｖｒ
に加えた利得制御電圧Ｖｃを出力する。利得切替回路４
は演算増幅器３の出力の利得制御電圧Ｖｃにより増幅器
１の利得を制御する。増幅器１は入力信号Ｓｉを利得切
替回路４により制御された増幅度で増幅して信号Ｓｏを
出力する。
説明する。信号のピーク電圧を所定の放電時定数をもっ
て結んだ線を電圧化するピークホールド回路２は増幅器
１の出力信号Ｓｏのピーク電圧を検出してピークホール
ド電圧Ｖｐを出力する。演算増幅器３はピークホールド
回路２の出力のピークホールド電圧Ｖｐと増幅器１の出
力信号Ｓｏの出力振幅を所定の出力振幅を得るべく設定
された基準電圧Ｖｒとの差を演算増幅して基準電圧Ｖｒ
に加えた利得制御電圧Ｖｃを出力する。利得切替回路４
は演算増幅器３の出力の利得制御電圧Ｖｃにより増幅器
１の利得を制御する。増幅器１は入力信号Ｓｉを利得切
替回路４により制御された増幅度で増幅して信号Ｓｏを
出力する。
【０００５】ピークホールド電圧Ｖｐが基準電圧Ｖｒよ
り高い場合、ピークホールド電圧Ｖｐと基準電圧Ｖｒと
の差を演算増幅して基準電圧Ｖｒから減じた利得制御電
圧Ｖｃを出力して利得切替回路４で制御する増幅器１の
増幅度を減じ、増幅器１の出力信号Ｓｏの出力振幅を基
準電圧Ｖｒで設定した出力振幅に収束させていく。ピー
クホールド電圧Ｖｐが基準電圧Ｖｒより低い場合、ピー
クホールド電圧Ｖｐと基準電圧Ｖｒとの差を演算増幅し
て基準電圧Ｖｒに加えた利得制御電圧Ｖｃを出力して利
得切替回路４で制御する増幅器１の増幅度を増加し、増
幅器１の出力信号Ｓｏの出力振幅を基準電圧Ｖｒで設定
した出力振幅に収束させていく。入力信号Ｓｉが無振幅
の場合、増幅器１の出力信号Ｓｏは利得切替回路４で制
御している増幅度に関わりなく同様に無振幅となる。ピ
ークホールド回路２は無振幅の出力信号Ｓｏのピーク電
圧を検出し、０Ｖのピークホールド電圧Ｖｐを出力す
る。演算増幅回路３は０Ｖのピークホールド電圧Ｖｐと
基準電圧Ｖｒとの差を演算増幅して基準電圧Ｖｒに加え
た利得制御電圧Ｖｃを出力する。ここでピークホールド
電圧Ｖｐが０Ｖなので利得制御電圧Ｖｃは最大電圧を出
力する。最大電圧の利得制御電圧Ｖｃにより、利得切替
回路４は増幅器１の増幅度を最大にする。つまり、入力
信号Ｓｉが無振幅であると出力信号Ｓｏも無振幅で、利
得切替回路４で制御する増幅度は最大となる。
り高い場合、ピークホールド電圧Ｖｐと基準電圧Ｖｒと
の差を演算増幅して基準電圧Ｖｒから減じた利得制御電
圧Ｖｃを出力して利得切替回路４で制御する増幅器１の
増幅度を減じ、増幅器１の出力信号Ｓｏの出力振幅を基
準電圧Ｖｒで設定した出力振幅に収束させていく。ピー
クホールド電圧Ｖｐが基準電圧Ｖｒより低い場合、ピー
クホールド電圧Ｖｐと基準電圧Ｖｒとの差を演算増幅し
て基準電圧Ｖｒに加えた利得制御電圧Ｖｃを出力して利
得切替回路４で制御する増幅器１の増幅度を増加し、増
幅器１の出力信号Ｓｏの出力振幅を基準電圧Ｖｒで設定
した出力振幅に収束させていく。入力信号Ｓｉが無振幅
の場合、増幅器１の出力信号Ｓｏは利得切替回路４で制
御している増幅度に関わりなく同様に無振幅となる。ピ
ークホールド回路２は無振幅の出力信号Ｓｏのピーク電
圧を検出し、０Ｖのピークホールド電圧Ｖｐを出力す
る。演算増幅回路３は０Ｖのピークホールド電圧Ｖｐと
基準電圧Ｖｒとの差を演算増幅して基準電圧Ｖｒに加え
た利得制御電圧Ｖｃを出力する。ここでピークホールド
電圧Ｖｐが０Ｖなので利得制御電圧Ｖｃは最大電圧を出
力する。最大電圧の利得制御電圧Ｖｃにより、利得切替
回路４は増幅器１の増幅度を最大にする。つまり、入力
信号Ｓｉが無振幅であると出力信号Ｓｏも無振幅で、利
得切替回路４で制御する増幅度は最大となる。
【０００６】次いで、入力信号Ｓｉが無振幅から急に振
幅をもった場合、利得切替回路４の増幅度は最大増幅度
状態からフィードバックループのピークホールド回路
２，演算増幅回路３及び利得切替回路４の応答時間の分
だけ遅れて変化していく。特にピークホールド回路２は
信号のピーク電圧を一定の放電時定数をもって結んだ線
を電圧化しており、信号の変化はピークホールド回路２
の放電時定数よりも早いので、基準電圧Ｖｒで設定した
出力振幅以上の出力信号Ｓｏが増幅器１より出力されて
いる状態から緩やかな曲線を描きながら設定された出力
振幅に収束していく。
幅をもった場合、利得切替回路４の増幅度は最大増幅度
状態からフィードバックループのピークホールド回路
２，演算増幅回路３及び利得切替回路４の応答時間の分
だけ遅れて変化していく。特にピークホールド回路２は
信号のピーク電圧を一定の放電時定数をもって結んだ線
を電圧化しており、信号の変化はピークホールド回路２
の放電時定数よりも早いので、基準電圧Ｖｒで設定した
出力振幅以上の出力信号Ｓｏが増幅器１より出力されて
いる状態から緩やかな曲線を描きながら設定された出力
振幅に収束していく。
【０００７】
【発明が解決しようとする課題】この従来の自動利得制
御増幅器は、フィードバックループにピークホールド回
路及び演算増幅器を使用しているので、既知の固定振幅
が多種入力される場合には入力信号が切り替わったとき
に所定の出力振幅信号に安定するまでの時間である引込
安定時間が多くかかるという欠点がある。
御増幅器は、フィードバックループにピークホールド回
路及び演算増幅器を使用しているので、既知の固定振幅
が多種入力される場合には入力信号が切り替わったとき
に所定の出力振幅信号に安定するまでの時間である引込
安定時間が多くかかるという欠点がある。
【０００８】本発明の目的は、上記の欠点を解消して引
込安定時間を最小にしたメモリ付きの自動利得制御増幅
器を提供することにある。
込安定時間を最小にしたメモリ付きの自動利得制御増幅
器を提供することにある。
【０００９】
【課題を解決するための手段】本発明の自動利得制御増
幅器は、利得切替回路の指定する増幅度により信号を増
幅する増幅器と、前記増幅器の出力信号のピーク電圧を
検出するピークホールド回路と、前記ピークホールド回
路の出力電圧と基準電圧との差を演算増幅する演算増幅
器と、前記演算増幅器の出力により前記増幅器の利得を
制御する利得切替回路とを備える自動利得制御増幅器に
おいて、前記演算増幅器の出力信号をディジタル信号に
変換するアナログ・ディジタル変換回路と、前記アナロ
グ・ディジタル変換回路の出力のディジタル信号を記憶
する記憶回路と、前記記憶回路からのディジタル信号を
アナログ信号に変換するディジタル・アナログ変換回路
と、前記演算増幅器の出力と前記ディジタル・アナログ
変換回路の出力とを切り替えて前記利得切替回路へ出力
する系統切替回路とを備えている。
幅器は、利得切替回路の指定する増幅度により信号を増
幅する増幅器と、前記増幅器の出力信号のピーク電圧を
検出するピークホールド回路と、前記ピークホールド回
路の出力電圧と基準電圧との差を演算増幅する演算増幅
器と、前記演算増幅器の出力により前記増幅器の利得を
制御する利得切替回路とを備える自動利得制御増幅器に
おいて、前記演算増幅器の出力信号をディジタル信号に
変換するアナログ・ディジタル変換回路と、前記アナロ
グ・ディジタル変換回路の出力のディジタル信号を記憶
する記憶回路と、前記記憶回路からのディジタル信号を
アナログ信号に変換するディジタル・アナログ変換回路
と、前記演算増幅器の出力と前記ディジタル・アナログ
変換回路の出力とを切り替えて前記利得切替回路へ出力
する系統切替回路とを備えている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の自動利得制御増幅器の一実施例を示
すブロック図、図２は図１における入出力信号の一例の
波形図である。
る。図１は本発明の自動利得制御増幅器の一実施例を示
すブロック図、図２は図１における入出力信号の一例の
波形図である。
【００１１】本実施例は入力信号Ｓｉを利得切替回路４
により制御された増幅度で増幅して出力信号Ｓｏを出力
する増幅器１と、増幅器１の出力信号Ｓｏのピーク電圧
を検出してピークホールド電圧Ｖｐを出力するピークホ
ールド回路２と、ピークホールド回路２の出力のピーク
ホールド電圧Ｖｐと基準電圧Ｖｒとの差を演算増幅して
利得制御電圧Ｖｃを系統切替回路８とアナログ・ディジ
タル変換回路（以下Ａ／Ｄコンバータ）５へ出力する演
算増幅器３と、演算増幅器３の出力の利得制御電圧Ｖｃ
をディジタル信号に変換するＡ／Ｄコンバータ５と、Ａ
／Ｄコンバータ５の出力のディジタル信号を記憶する記
憶回路６と、記憶回路６からのディジタル信号をアナロ
グ信号に変換して利得制御電圧Ｖｍを系統切替回路８へ
出力するディジタル・アナログ変換回路（以下Ｄ／Ａコ
ンバータ）７と、演算増幅器３の出力の利得制御電圧Ｖ
ｃとＤ／Ａコンバータ７の出力の利得制御電圧Ｖｍとを
切り替えて利得切替回路４へ出力する系統切替回路８
と、系統切替回路８で選択された利得制御電圧により増
幅器１の利得を制御する利得切替回路４とを備える。す
なわち、本実施例は図３に示した従来例におる演算増幅
器３の出力と利得切替回路４の入力との間に、Ａ／Ｄコ
ンバータ５，記憶回路６，Ｄ／Ａコンバータ７及び系統
切替回路８を付加して構成されている。
により制御された増幅度で増幅して出力信号Ｓｏを出力
する増幅器１と、増幅器１の出力信号Ｓｏのピーク電圧
を検出してピークホールド電圧Ｖｐを出力するピークホ
ールド回路２と、ピークホールド回路２の出力のピーク
ホールド電圧Ｖｐと基準電圧Ｖｒとの差を演算増幅して
利得制御電圧Ｖｃを系統切替回路８とアナログ・ディジ
タル変換回路（以下Ａ／Ｄコンバータ）５へ出力する演
算増幅器３と、演算増幅器３の出力の利得制御電圧Ｖｃ
をディジタル信号に変換するＡ／Ｄコンバータ５と、Ａ
／Ｄコンバータ５の出力のディジタル信号を記憶する記
憶回路６と、記憶回路６からのディジタル信号をアナロ
グ信号に変換して利得制御電圧Ｖｍを系統切替回路８へ
出力するディジタル・アナログ変換回路（以下Ｄ／Ａコ
ンバータ）７と、演算増幅器３の出力の利得制御電圧Ｖ
ｃとＤ／Ａコンバータ７の出力の利得制御電圧Ｖｍとを
切り替えて利得切替回路４へ出力する系統切替回路８
と、系統切替回路８で選択された利得制御電圧により増
幅器１の利得を制御する利得切替回路４とを備える。す
なわち、本実施例は図３に示した従来例におる演算増幅
器３の出力と利得切替回路４の入力との間に、Ａ／Ｄコ
ンバータ５，記憶回路６，Ｄ／Ａコンバータ７及び系統
切替回路８を付加して構成されている。
【００１２】続いて本実施例の動作について図２を併用
して説明する。ピークホールド回路２は増幅器１の出力
信号（以下Ｓｏ）のピーク電圧を検出してピークホール
ド電圧（以下Ｖｐ）を出力する。演算増幅器３はＶｐと
基準電圧（以下Ｖｒ）との差を演算増幅してＶｒに加え
た利得制御電圧（以下Ｖｃ）を系統切替回路８とＡ／Ｄ
コンバータ５へ出力する。Ａ／Ｄコンバータ５はＶｃを
アナログ・ディジタル変換してディジタル信号を記憶回
路６へ出力する。記憶回路６はＡ／Ｄコンバータ５の出
力のディジタル信号を外部から制御される入力信号に対
応したアドレス信号（以下ＡＤＲ）及び書込許可信号
（以下ＷＥ）により格納する。また、格納してあるディ
ジタル信号を引き出してＤ／Ａコンバータ７へ出力す
る。Ｄ／Ａコンバータ７は記憶回路６の出力のディジタ
ル信号をディジタル・アナログ変換して利得制御電圧
（以下Ｖｍ）を系統切替回路８へ出力する。系統切替回
路８はＶｃかＶｍの何れか一方を外部から制御される選
択信号（以下ＳＥＬ）により利得切替回路４へ出力す
る。利得切替回路４は系統切替回路８で選択されたＶｍ
により増幅器１の利得を制御する。増幅器１は入力信号
（以下Ｓｉ）を利得切替回路４で制御された増幅度で増
幅してＳｏを出力する。
して説明する。ピークホールド回路２は増幅器１の出力
信号（以下Ｓｏ）のピーク電圧を検出してピークホール
ド電圧（以下Ｖｐ）を出力する。演算増幅器３はＶｐと
基準電圧（以下Ｖｒ）との差を演算増幅してＶｒに加え
た利得制御電圧（以下Ｖｃ）を系統切替回路８とＡ／Ｄ
コンバータ５へ出力する。Ａ／Ｄコンバータ５はＶｃを
アナログ・ディジタル変換してディジタル信号を記憶回
路６へ出力する。記憶回路６はＡ／Ｄコンバータ５の出
力のディジタル信号を外部から制御される入力信号に対
応したアドレス信号（以下ＡＤＲ）及び書込許可信号
（以下ＷＥ）により格納する。また、格納してあるディ
ジタル信号を引き出してＤ／Ａコンバータ７へ出力す
る。Ｄ／Ａコンバータ７は記憶回路６の出力のディジタ
ル信号をディジタル・アナログ変換して利得制御電圧
（以下Ｖｍ）を系統切替回路８へ出力する。系統切替回
路８はＶｃかＶｍの何れか一方を外部から制御される選
択信号（以下ＳＥＬ）により利得切替回路４へ出力す
る。利得切替回路４は系統切替回路８で選択されたＶｍ
により増幅器１の利得を制御する。増幅器１は入力信号
（以下Ｓｉ）を利得切替回路４で制御された増幅度で増
幅してＳｏを出力する。
【００１３】記憶回路６へ増幅される入力信号Ｓｉに対
応する増幅度を格納するときの動作は次のように行われ
る。系統切替回路８はＳＥＬによりＶｃを利得切替回路
４へ出力するように選択する。ＶｐがＶｒより高い場
合、ＶｐとＶｒとの差を演算増幅した電圧をＶｒから減
じたＶｃを出力して利得切替回路４で制御する増幅器１
の増幅度を減じ、増幅器１の出力のＳｏの出力振幅をＶ
ｒで設定した出力振幅に収束させていく。
応する増幅度を格納するときの動作は次のように行われ
る。系統切替回路８はＳＥＬによりＶｃを利得切替回路
４へ出力するように選択する。ＶｐがＶｒより高い場
合、ＶｐとＶｒとの差を演算増幅した電圧をＶｒから減
じたＶｃを出力して利得切替回路４で制御する増幅器１
の増幅度を減じ、増幅器１の出力のＳｏの出力振幅をＶ
ｒで設定した出力振幅に収束させていく。
【００１４】ＶｐがＶｒより低い場合、ＶｐとＶｒとの
差を演算増幅した電圧をＶｒに加えたＶｃを出力して利
得切替回路４で制御する増幅器１の増幅度を増加し、増
幅器１の出力のＳｏの出力振幅をＶｒで設定した出力振
幅に収束させていく。
差を演算増幅した電圧をＶｒに加えたＶｃを出力して利
得切替回路４で制御する増幅器１の増幅度を増加し、増
幅器１の出力のＳｏの出力振幅をＶｒで設定した出力振
幅に収束させていく。
【００１５】Ｓｉが無振幅の場合、増幅器１の出力のＳ
ｏは利得切替回路４で制御している増幅度に関わりなく
同様に無振幅となる。ピークホールド回路２は無振幅の
信号Ｓｏのピーク電圧を検出して０ＶのＶｐを出力す
る。演算増幅回路３は０ＶのＶｐとＶｒとの差を演算増
幅してＶｒに加えたＶｃを出力する。ここでＶｐが０Ｖ
なのでＶｃは最大電圧を出力する。最大電圧のＶｃによ
り利得切替回路４は増幅器１の増幅度を最大にする。つ
まり、Ｓｉが無振幅であるとＳｏも無振幅で、利得切替
回路４で制御する増幅度は最大となる。
ｏは利得切替回路４で制御している増幅度に関わりなく
同様に無振幅となる。ピークホールド回路２は無振幅の
信号Ｓｏのピーク電圧を検出して０ＶのＶｐを出力す
る。演算増幅回路３は０ＶのＶｐとＶｒとの差を演算増
幅してＶｒに加えたＶｃを出力する。ここでＶｐが０Ｖ
なのでＶｃは最大電圧を出力する。最大電圧のＶｃによ
り利得切替回路４は増幅器１の増幅度を最大にする。つ
まり、Ｓｉが無振幅であるとＳｏも無振幅で、利得切替
回路４で制御する増幅度は最大となる。
【００１６】次いで、Ｓｉが無振幅から急に振幅をもっ
た場合、利得切替回路４の増幅度は最大増幅度状態から
フィードバックループのピークホールド回路２，演算増
幅器３及び利得切替回路４の応答時間の分だけ遅れて変
化していく。特にピークホールド回路２は信号のピーク
電圧を一定の放電時定数をもって結んだ線を電圧化して
おり、信号の変化はピークホールド回路２の放電時定数
よりも早いので、Ｖｒで設定した出力振幅以上のＳｏが
増幅器１より出力されている状態から緩やかな曲線を描
きながら設定された出力振幅に収束していく。
た場合、利得切替回路４の増幅度は最大増幅度状態から
フィードバックループのピークホールド回路２，演算増
幅器３及び利得切替回路４の応答時間の分だけ遅れて変
化していく。特にピークホールド回路２は信号のピーク
電圧を一定の放電時定数をもって結んだ線を電圧化して
おり、信号の変化はピークホールド回路２の放電時定数
よりも早いので、Ｖｒで設定した出力振幅以上のＳｏが
増幅器１より出力されている状態から緩やかな曲線を描
きながら設定された出力振幅に収束していく。
【００１７】増幅器１の出力のＳｏが安定収束したと見
込まれる所定の時間に記憶回路６は、この時入力されて
いるＳｉに対して設定されたＡＤＲ及び有効となったＷ
ＥによりＡ／Ｄコンバータ５の出力のディジタル信号を
格納する。つまり、増幅器１の利得を制御する利得切替
回路４の増幅度を設定する利得制御電圧をディジタル信
号として記憶回路６に格納したことになる。同様にして
各種の固定振幅の入力信号に対応するアドレスを設定し
て記憶回路６へ対応するＶｃのディジタル信号を格納す
ることができる。
込まれる所定の時間に記憶回路６は、この時入力されて
いるＳｉに対して設定されたＡＤＲ及び有効となったＷ
ＥによりＡ／Ｄコンバータ５の出力のディジタル信号を
格納する。つまり、増幅器１の利得を制御する利得切替
回路４の増幅度を設定する利得制御電圧をディジタル信
号として記憶回路６に格納したことになる。同様にして
各種の固定振幅の入力信号に対応するアドレスを設定し
て記憶回路６へ対応するＶｃのディジタル信号を格納す
ることができる。
【００１８】記憶回路６に格納されている増幅度でＳｉ
を増幅する時は、以下の動作を行う。系統切替回路８は
ＳＥＬによりＤ／Ａコンバータ７の出力のＶｍを利得切
替回路４へ選択出力するようにする。また、記憶回路６
のＷＥは無効にする。各種の入力信号に対応する記憶回
路６のＡＤＲにより記憶回路６に格納されたディジタル
信号を引き出してＤ／Ａコンバータ７へ出力する。Ｄ／
Ａコンバータ７は記憶回路６から引き出されたディジタ
ル信号をディジタル・アナログ変換してＶｍを系統切替
回路８へ出力する。系統切替回路８はＳＥＬによりＤ／
Ａコンバータ７の出力のＶｍを利得切替回路４へ選択出
力する。利得切替回路４は系統切替回路８で選択したＤ
／Ａコンバータ７の出力のＶｍにより増幅器１の利得を
制御する。これにより、入力されるＳｉに対応した増幅
度が利得切替回路４で制御されて増幅器１の出力に所定
の出力振幅を持ったＳｏが得られる。
を増幅する時は、以下の動作を行う。系統切替回路８は
ＳＥＬによりＤ／Ａコンバータ７の出力のＶｍを利得切
替回路４へ選択出力するようにする。また、記憶回路６
のＷＥは無効にする。各種の入力信号に対応する記憶回
路６のＡＤＲにより記憶回路６に格納されたディジタル
信号を引き出してＤ／Ａコンバータ７へ出力する。Ｄ／
Ａコンバータ７は記憶回路６から引き出されたディジタ
ル信号をディジタル・アナログ変換してＶｍを系統切替
回路８へ出力する。系統切替回路８はＳＥＬによりＤ／
Ａコンバータ７の出力のＶｍを利得切替回路４へ選択出
力する。利得切替回路４は系統切替回路８で選択したＤ
／Ａコンバータ７の出力のＶｍにより増幅器１の利得を
制御する。これにより、入力されるＳｉに対応した増幅
度が利得切替回路４で制御されて増幅器１の出力に所定
の出力振幅を持ったＳｏが得られる。
【００１９】Ｓｉが無振幅から急に振幅をもった場合で
も、利得切替回路４で制御する増幅度はＳｉに対応する
アドレスの記憶回路６のディジタルデータをディジタル
・アナログ変換された利得制御電圧により既に設定され
ているので、数振幅のダンピングを持って収束する。
も、利得切替回路４で制御する増幅度はＳｉに対応する
アドレスの記憶回路６のディジタルデータをディジタル
・アナログ変換された利得制御電圧により既に設定され
ているので、数振幅のダンピングを持って収束する。
【００２０】
【発明の効果】以上説明したように本発明は、既知の固
定振幅の信号が多種入力される場合には入力信号の切り
替わったときに入力信号に対応して記憶した増幅度で動
作させることにより、出力振幅の引込安定時間を小さく
することができるという効果を有する。
定振幅の信号が多種入力される場合には入力信号の切り
替わったときに入力信号に対応して記憶した増幅度で動
作させることにより、出力振幅の引込安定時間を小さく
することができるという効果を有する。
【図１】本発明の自動利得制御増幅器の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１における入出力信号の一例の波形図であ
る。
る。
【図３】従来の自動利得制御増幅器の一例を示すブロッ
ク図である。
ク図である。
【図４】図３における入出力信号の一例の波形図であ
る。
る。
１ 増幅器 ２ ピークホールド回路 ３ 演算増幅回路 ４ 利得切替回路 ５ アナログ・ディジタル変換回路（Ａ／Ｄコンバー
タ） ６ 記憶回路 ７ ディジタル・アナログ変換回路（Ｄ／Ａコンバー
タ） ８ 系統切替回路 Ｓｉ 入力信号 Ｓｏ 出力信号 Ｖｐ ピークホールド電圧 Ｖｒ 基準電圧 Ｖｃ 利得制御電圧 Ｖｍ 利得制御電圧 ＳＥＬ 選択信号 ＷＥ 書込許可信号 ＡＤＲ アドレス信号
タ） ６ 記憶回路 ７ ディジタル・アナログ変換回路（Ｄ／Ａコンバー
タ） ８ 系統切替回路 Ｓｉ 入力信号 Ｓｏ 出力信号 Ｖｐ ピークホールド電圧 Ｖｒ 基準電圧 Ｖｃ 利得制御電圧 Ｖｍ 利得制御電圧 ＳＥＬ 選択信号 ＷＥ 書込許可信号 ＡＤＲ アドレス信号
Claims (1)
- 【請求項１】 利得切替回路の指定する増幅度により信
号を増幅する増幅器と、前記増幅器の出力信号のピーク
電圧を検出するピークホールド回路と、前記ピークホー
ルド回路の出力電圧と基準電圧との差を演算増幅する演
算増幅器と、前記演算増幅器の出力により前記増幅器の
利得を制御する利得切替回路とを備える自動利得制御増
幅器において、前記演算増幅器の出力信号をディジタル
信号に変換するアナログ・ディジタル変換回路と、前記
アナログ・ディジタル変換回路の出力のディジタル信号
を記憶する記憶回路と、前記記憶回路からのディジタル
信号をアナログ信号に変換するディジタル・アナログ変
換回路と、前記演算増幅器の出力と前記ディジタル・ア
ナログ変換回路の出力とを切り替えて前記利得切替回路
へ出力する系統切替回路とを備えることを特徴とする自
動利得制御増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227699A JPH0583053A (ja) | 1991-09-09 | 1991-09-09 | 自動利得制御増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227699A JPH0583053A (ja) | 1991-09-09 | 1991-09-09 | 自動利得制御増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583053A true JPH0583053A (ja) | 1993-04-02 |
Family
ID=16864967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227699A Pending JPH0583053A (ja) | 1991-09-09 | 1991-09-09 | 自動利得制御増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583053A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125469A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 電力増幅器の出力制御装置 |
| JPH08172325A (ja) * | 1994-12-16 | 1996-07-02 | Korea Electron Telecommun | 衛星中継機用デジタル自動利得制御装置 |
| US6014058A (en) * | 1997-09-02 | 2000-01-11 | Nec Corporation | High-speed AGC circuit |
-
1991
- 1991-09-09 JP JP3227699A patent/JPH0583053A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125469A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 電力増幅器の出力制御装置 |
| JPH08172325A (ja) * | 1994-12-16 | 1996-07-02 | Korea Electron Telecommun | 衛星中継機用デジタル自動利得制御装置 |
| US6014058A (en) * | 1997-09-02 | 2000-01-11 | Nec Corporation | High-speed AGC circuit |
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Legal Events
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