JPH0783266B2 - オフセット補償回路 - Google Patents
オフセット補償回路Info
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- JPH0783266B2 JPH0783266B2 JP62210144A JP21014487A JPH0783266B2 JP H0783266 B2 JPH0783266 B2 JP H0783266B2 JP 62210144 A JP62210144 A JP 62210144A JP 21014487 A JP21014487 A JP 21014487A JP H0783266 B2 JPH0783266 B2 JP H0783266B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アナログ信号をディジタル信号に変換するA/
Dコンバータを含む回路系において発生する直流オフセ
ットを補償するようにしたオフセット補償回路に関する
ものである。
Dコンバータを含む回路系において発生する直流オフセ
ットを補償するようにしたオフセット補償回路に関する
ものである。
第８図は、従来のオフセット補償回路を備えたA/Dコン
バータを有する回路系の概略構成図である。
バータを有する回路系の概略構成図である。
図において、１は入力のアナログ信号をディジタル信号
に変換するA/Dコンバータ、２はA/Dコンバータ１からの
ディジタル信号出力OUTのうち符号ビットのみを検出す
るMSBラッチ回路、３はMSBラッチ回路２により検出され
た符号ビットのみを積分してオフセット補正電圧VCMPを
発生する積分器、４は入力アナログ信号INに対して帯域
制限を行ない所要帯域成分のみを通過させてA/Dコンバ
ータ１に入力するためのフィルタである。
に変換するA/Dコンバータ、２はA/Dコンバータ１からの
ディジタル信号出力OUTのうち符号ビットのみを検出す
るMSBラッチ回路、３はMSBラッチ回路２により検出され
た符号ビットのみを積分してオフセット補正電圧VCMPを
発生する積分器、４は入力アナログ信号INに対して帯域
制限を行ない所要帯域成分のみを通過させてA/Dコンバ
ータ１に入力するためのフィルタである。
上記のフィルタ４は、例えば演算増幅器等を用いたアク
ティブ・フィルタにより構成され、該アクティブ・フィ
ルタに用いられる演算増幅器の入力端子に上記の積分器
３からのオフセット補正電圧VCMPが供給され、出力ディ
ジタル信号OUTの符号の正負の確率を等しくなるように
回路系に帰還がかけられる。したがって、第８図に示し
た構成に基づいて、出力ディジタル信号OUTのオフセッ
トが自動的に補償される。
ティブ・フィルタにより構成され、該アクティブ・フィ
ルタに用いられる演算増幅器の入力端子に上記の積分器
３からのオフセット補正電圧VCMPが供給され、出力ディ
ジタル信号OUTの符号の正負の確率を等しくなるように
回路系に帰還がかけられる。したがって、第８図に示し
た構成に基づいて、出力ディジタル信号OUTのオフセッ
トが自動的に補償される。
上記した構成のものにおいて、例えば第９図（ａ）に示
すような音楽信号が入力されたとき、MSBラッチ回路２
の出力には同図（ｂ）に示す正負の符号ビットが出力さ
れる。通常、音楽信号は統計的に正負等確率で現われる
ので、この信号（第９図（ｂ）に示す符号ビット）に基
づいて帰還をかけることによりディジタル出力のオフセ
ットが補償される。また、入力信号INが無信号のときに
は、ディジタル信号出力OUTが正の最小値と負の最小値
との間で変化するように帰還がかけられる。
すような音楽信号が入力されたとき、MSBラッチ回路２
の出力には同図（ｂ）に示す正負の符号ビットが出力さ
れる。通常、音楽信号は統計的に正負等確率で現われる
ので、この信号（第９図（ｂ）に示す符号ビット）に基
づいて帰還をかけることによりディジタル出力のオフセ
ットが補償される。また、入力信号INが無信号のときに
は、ディジタル信号出力OUTが正の最小値と負の最小値
との間で変化するように帰還がかけられる。
しかし、上記した従来のオフセット補償回路は、A/D変
換後のディジタル信号出力より最上位ビット（MSB）を
検出して帰還をかける構成のものであるため、入力信号
によりその動作が異なったものとなる。すなわち、無信
号入力時にオフセットが発生していたとすると、MSBは
正または負に固定されてその信号で帰還がかけられるわ
けであるが、例えば第10図（ａ）に示すような大振幅の
正弦波（VIN＝A1sin ωｔ）が入力されたときには、同
図（ｂ）に示すように符号ビット（MSB）は正負交互に
現われ、入力信号の波形と振幅により系全体でのループ
ゲインが減少してしまうといった問題点があった。
換後のディジタル信号出力より最上位ビット（MSB）を
検出して帰還をかける構成のものであるため、入力信号
によりその動作が異なったものとなる。すなわち、無信
号入力時にオフセットが発生していたとすると、MSBは
正または負に固定されてその信号で帰還がかけられるわ
けであるが、例えば第10図（ａ）に示すような大振幅の
正弦波（VIN＝A1sin ωｔ）が入力されたときには、同
図（ｂ）に示すように符号ビット（MSB）は正負交互に
現われ、入力信号の波形と振幅により系全体でのループ
ゲインが減少してしまうといった問題点があった。
ここで、上記の入力信号の振幅が4VP-Pの正弦波に対し
て発生しているオフセットを10mVとして計算すると、無
信号入力時と比較してループゲインは約50dB減少してし
まうことになる。なお、第10図（ｃ）は小振幅の正弦波
（VIN＝A2sin ωｔ）に対する符号ビットを示してお
り、図においてループゲインの変化量は で与えられる。
て発生しているオフセットを10mVとして計算すると、無
信号入力時と比較してループゲインは約50dB減少してし
まうことになる。なお、第10図（ｃ）は小振幅の正弦波
（VIN＝A2sin ωｔ）に対する符号ビットを示してお
り、図においてループゲインの変化量は で与えられる。
第11図は、上記した積分器３における入力信号（ａ）に
対する積分器出力（ｂ）とA/Dコンバータの残留オフセ
ット（ｃ）の一例を示したものであるが、該積分器３の
出力からは無信号入力時には正しいオフセット補正電圧
が得られるが、音楽信号が入力された場合は、上記した
ようにループゲインが減少するためにオフセット補正電
圧は図示のように低下する。
対する積分器出力（ｂ）とA/Dコンバータの残留オフセ
ット（ｃ）の一例を示したものであるが、該積分器３の
出力からは無信号入力時には正しいオフセット補正電圧
が得られるが、音楽信号が入力された場合は、上記した
ようにループゲインが減少するためにオフセット補正電
圧は図示のように低下する。
また、従来の構成のものにおいては、音楽信号が統計的
に正負等確率で現われるとしても、短い期間を区切って
みた場合には、正負等確率とはならないために、積分器
３における時定数の設定を困難なものとしている。この
場合、積分器３における時定数を大きく選ぶと、短期間
における変動はなくなるものの応答が遅くなり、実用上
使用するうえにおいては不便をきたす。また、逆に時定
数を小さく選ぶと、応答は速くなるが短期間の音楽信号
の波形により、本来オフセットを補正すべき回路が逆に
オフセットを発生させるように動作してしまうといった
問題点が生ずる。これは、ある種の楽器の音楽が正負等
確率で発生されないことに起因するものであり、実際に
はオフセットがない系においても、オフセット補償回路
の誤動作により出力を出してしまうことに起因するもの
である。
に正負等確率で現われるとしても、短い期間を区切って
みた場合には、正負等確率とはならないために、積分器
３における時定数の設定を困難なものとしている。この
場合、積分器３における時定数を大きく選ぶと、短期間
における変動はなくなるものの応答が遅くなり、実用上
使用するうえにおいては不便をきたす。また、逆に時定
数を小さく選ぶと、応答は速くなるが短期間の音楽信号
の波形により、本来オフセットを補正すべき回路が逆に
オフセットを発生させるように動作してしまうといった
問題点が生ずる。これは、ある種の楽器の音楽が正負等
確率で発生されないことに起因するものであり、実際に
はオフセットがない系においても、オフセット補償回路
の誤動作により出力を出してしまうことに起因するもの
である。
本発明は、上記した従来における問題点を除去するため
になされたもので、無信号入力時における正しいオフセ
ット補正電圧の値をメモリ手段に記憶しておき、音楽信
号等の入力信号印加時には上記のメモリ手段に記憶され
たオフセット補正電圧に基づいてオフセットを補償する
ようにしたオフセット補償回路を提供することを目的と
している。
になされたもので、無信号入力時における正しいオフセ
ット補正電圧の値をメモリ手段に記憶しておき、音楽信
号等の入力信号印加時には上記のメモリ手段に記憶され
たオフセット補正電圧に基づいてオフセットを補償する
ようにしたオフセット補償回路を提供することを目的と
している。
前述の課題を解決するために本発明が採用した手段を説
明する。
明する。
入力アナログ信号をディジタル信号に変換するA/Dコン
バータのオフセット補償回路であって、 前記A/Dコンバータより出力される信号に基づいて補償
電圧を出力する積分器と、 前記積分器より出力される補償電圧を記憶するメモリ
と、 前記積分器よりの出力と前記メモリに記憶されている記
憶値とを切換えて出力する切換手段と、 前記切換手段よりの出力を前記入力アナログ信号に帰還
する帰還手段と、 前記入力アナログ信号の無信号部分を検出する無信号検
出手段と、 前記無信号検出手段で無信号部分が検出されたときは前
記切換手段を前記積分器よりの出力を出力させると共に
前記メモリに積分器よりの出力を記憶させ、無信号部分
が検出されていないときは前記切換手段を前記メモリに
記憶されている記憶値を出力するよう制御する制御手段
と、 を備える。
バータのオフセット補償回路であって、 前記A/Dコンバータより出力される信号に基づいて補償
電圧を出力する積分器と、 前記積分器より出力される補償電圧を記憶するメモリ
と、 前記積分器よりの出力と前記メモリに記憶されている記
憶値とを切換えて出力する切換手段と、 前記切換手段よりの出力を前記入力アナログ信号に帰還
する帰還手段と、 前記入力アナログ信号の無信号部分を検出する無信号検
出手段と、 前記無信号検出手段で無信号部分が検出されたときは前
記切換手段を前記積分器よりの出力を出力させると共に
前記メモリに積分器よりの出力を記憶させ、無信号部分
が検出されていないときは前記切換手段を前記メモリに
記憶されている記憶値を出力するよう制御する制御手段
と、 を備える。
無信号検出手段が入力アナログ信号の無信号部分である
と検出すると、制御部は積分器出力を帰還手段に入力す
るよう切換手段を制御すると共に積分器出力をメモリに
記憶するよう制御する。
と検出すると、制御部は積分器出力を帰還手段に入力す
るよう切換手段を制御すると共に積分器出力をメモリに
記憶するよう制御する。
したがって、A/Dコンバータにオフセットがないとき
は、A/Dコンバータより出力される信号は正負が等確率
で出力されるため積分器より出力されるオフセット補償
電圧は０となる。しかしオフセットが有る場合は等確率
とはならず、積分値に対応するオフセット補償電圧が出
力される。
は、A/Dコンバータより出力される信号は正負が等確率
で出力されるため積分器より出力されるオフセット補償
電圧は０となる。しかしオフセットが有る場合は等確率
とはならず、積分値に対応するオフセット補償電圧が出
力される。
このオフセット補償電圧はメモリに記憶される。
無信号検出手段が信号部分を検出すると、制御部はメモ
リに記憶されているオフセット補償電圧を帰還手段に入
力されるように切換手段を制御する。
リに記憶されているオフセット補償電圧を帰還手段に入
力されるように切換手段を制御する。
したがって、A/Dコンバータのオフセットは、メモリに
記憶されているオフセット補償電圧が入力アナログ信号
に帰還されるようになるため、A/Dコンバータのオフセ
ットを補償することになる。
記憶されているオフセット補償電圧が入力アナログ信号
に帰還されるようになるため、A/Dコンバータのオフセ
ットを補償することになる。
以下、本発明の実施例を図に基づいて説明する。
第１図は、本発明によるオフセット補償回路の第１の実
施例を示すブロック構成図である。
施例を示すブロック構成図である。
図において、A/Dコンバータ１、MSBラッチ回路２、積分
器３、フィルタ４はそれぞれ従来例として説明した第８
図に示したものと同じものが用いられる。そして、本発
明においては、積分器３の出力側に無信号入力時におけ
る該積分器３の出力に得られる正しいオフセット補正電
圧の値を記憶するメモリ手段５と、無信号入力時には積
分器３からの出力であるオフセット補正電圧を、音楽信
号等の入力信号印加時には上記のメモリ手段５に記憶さ
れたオフセット補正電圧を切換えて、フィルタ４を介し
てA/Dコンバータ１に帰還するスイッチ手段６が設けら
れる。
器３、フィルタ４はそれぞれ従来例として説明した第８
図に示したものと同じものが用いられる。そして、本発
明においては、積分器３の出力側に無信号入力時におけ
る該積分器３の出力に得られる正しいオフセット補正電
圧の値を記憶するメモリ手段５と、無信号入力時には積
分器３からの出力であるオフセット補正電圧を、音楽信
号等の入力信号印加時には上記のメモリ手段５に記憶さ
れたオフセット補正電圧を切換えて、フィルタ４を介し
てA/Dコンバータ１に帰還するスイッチ手段６が設けら
れる。
第２図および第３図は、上記したメモリ手段５の構成例
を示したものである。
を示したものである。
第２図のものは、コンデンサ７と演算増幅器８により、
無信号入力時における積分器３からの正しいオフセット
補正電圧をアナログ値として記憶するようにした構成の
ものである。上記の演算増幅器８はバッファアンプを構
成しており、スイッチ９が閉じられると、コンデンサ７
は積分器３からの上記したオフセット補正電圧に等しい
電圧に充電される。次に、無信号入力期間が過ぎてスイ
ッチ９が開らかれると、コンデンサ７の電荷は演算増幅
器８の入力インピーダンスが非常に高いために長時間保
持され、該演算増幅器８の出力電圧は入力の上記したオ
フセット補正電圧と等しくなり、ここに上記のオフセッ
ト補正電圧が記憶される。
無信号入力時における積分器３からの正しいオフセット
補正電圧をアナログ値として記憶するようにした構成の
ものである。上記の演算増幅器８はバッファアンプを構
成しており、スイッチ９が閉じられると、コンデンサ７
は積分器３からの上記したオフセット補正電圧に等しい
電圧に充電される。次に、無信号入力期間が過ぎてスイ
ッチ９が開らかれると、コンデンサ７の電荷は演算増幅
器８の入力インピーダンスが非常に高いために長時間保
持され、該演算増幅器８の出力電圧は入力の上記したオ
フセット補正電圧と等しくなり、ここに上記のオフセッ
ト補正電圧が記憶される。
また、第３図のものは、積分器３からの無信号入力時に
おける正しいオフセット補正電圧をディジタル値に変換
して記憶するようにした構成のものである。積分器３か
らの上記したオフセット補正電圧を、いったんA/Dコン
バータ10によりディジタル値に変換した後にラッチ回路
11でラッチすることにより上記のオフセット補正電圧に
対応した値を記憶し、さらにD/Aコンバータ12によりア
ナログ値に変換して出力するようにしたものである。
おける正しいオフセット補正電圧をディジタル値に変換
して記憶するようにした構成のものである。積分器３か
らの上記したオフセット補正電圧を、いったんA/Dコン
バータ10によりディジタル値に変換した後にラッチ回路
11でラッチすることにより上記のオフセット補正電圧に
対応した値を記憶し、さらにD/Aコンバータ12によりア
ナログ値に変換して出力するようにしたものである。
而して、上記した第１図のものにおいて、入力アナログ
信号INはフィルタ４により所要の帯域成分のみが取り出
されてA/Dコンバータ１に供給され、該A/Dコンバータ１
によりディジタル信号出力OUTとして出力される。そし
て、MSBラッチ回路２により上記のディジタル信号出力O
UTのうちの最上位の符号ビットのみが検出され、該符号
ビットが積分器３で積分されてオフセット補正電圧とし
て出力される。
信号INはフィルタ４により所要の帯域成分のみが取り出
されてA/Dコンバータ１に供給され、該A/Dコンバータ１
によりディジタル信号出力OUTとして出力される。そし
て、MSBラッチ回路２により上記のディジタル信号出力O
UTのうちの最上位の符号ビットのみが検出され、該符号
ビットが積分器３で積分されてオフセット補正電圧とし
て出力される。
無信号入力時においては、スイッチ手段６は接点ａ側に
あり、積分器３から得られる正しいオフセット補正電圧
はフィルタ４を介して帰還され、上記の回路系のオフセ
ット補償が行なわれる。また、これと同時に無信号入力
時における積分器３からの上記のオフセット補正電圧
が、メモリ手段５に供給されてここに記憶される。
あり、積分器３から得られる正しいオフセット補正電圧
はフィルタ４を介して帰還され、上記の回路系のオフセ
ット補償が行なわれる。また、これと同時に無信号入力
時における積分器３からの上記のオフセット補正電圧
が、メモリ手段５に供給されてここに記憶される。
入力信号印加時には、スイッチ手段６は接点ｂ側に切換
えられ、メモリ手段５に記憶されている無信号入力時に
おける正いいオフセット補正電圧がフィルタ４を介して
帰還され、上記の回路系のオフセット補償が行なわれ
る。
えられ、メモリ手段５に記憶されている無信号入力時に
おける正いいオフセット補正電圧がフィルタ４を介して
帰還され、上記の回路系のオフセット補償が行なわれ
る。
第４図は上記した動作の概略を示したものであり、入力
信号（ａ）に対するオフセット補正電圧（ｂ）ならびに
スイッチ手段６の態様（ｃ）を示している。すなわち、
無信号入力時には、スイッチ手段６により積分器３の出
力からのオフセット補正電圧が選択され、該積分器３の
出力に基づいて回路系のオフセット補償が行なわれる。
また、入力信号印加時には、スイッチ手段６によりメモ
リ手段５に記憶されたオフセット補正電圧が選択され、
該メモリ手段５からの出力に基づいて回路系のオフセッ
ト補償が行なわれる。
信号（ａ）に対するオフセット補正電圧（ｂ）ならびに
スイッチ手段６の態様（ｃ）を示している。すなわち、
無信号入力時には、スイッチ手段６により積分器３の出
力からのオフセット補正電圧が選択され、該積分器３の
出力に基づいて回路系のオフセット補償が行なわれる。
また、入力信号印加時には、スイッチ手段６によりメモ
リ手段５に記憶されたオフセット補正電圧が選択され、
該メモリ手段５からの出力に基づいて回路系のオフセッ
ト補償が行なわれる。
第５図は、本発明の第２の実施例を示すブロック構成図
である。このものは、第１図の構成のものに、入力信号
中の無信号部を該入力信号のレベルに基づいて自動的に
検出するレベル検出手段13と、該レベル検出手段13から
の無信号検出出力に基づいてメモリ手段５ならびにスイ
ッチ手段６を制御する制御手段14を付加したものであ
る。
である。このものは、第１図の構成のものに、入力信号
中の無信号部を該入力信号のレベルに基づいて自動的に
検出するレベル検出手段13と、該レベル検出手段13から
の無信号検出出力に基づいてメモリ手段５ならびにスイ
ッチ手段６を制御する制御手段14を付加したものであ
る。
上記のレベル検出手段13により入力信号中の無信号部が
検出されると、制御手段14はメモリ手段５に積分器３の
出力を記憶する旨の記憶指令を送出するとともに、スイ
ッチ手段６を接点ａ側になるように切換制御する。これ
により、メモリ手段５には積分器３の出力に得られた無
信号入力時における正しいオフセット補正電圧が記憶さ
れるとともに、スイッチ手段６により積分器３の出力が
選択され、該積分器３の出力に基づいて無信号入力時に
おける回路系のオフセット補償が行なわれる。
検出されると、制御手段14はメモリ手段５に積分器３の
出力を記憶する旨の記憶指令を送出するとともに、スイ
ッチ手段６を接点ａ側になるように切換制御する。これ
により、メモリ手段５には積分器３の出力に得られた無
信号入力時における正しいオフセット補正電圧が記憶さ
れるとともに、スイッチ手段６により積分器３の出力が
選択され、該積分器３の出力に基づいて無信号入力時に
おける回路系のオフセット補償が行なわれる。
また、音楽信号が印加された時点で、制御手段14はメモ
リ手段５に出力指令を送出するとともに、スイッチ手段
６を接点ｂ側に切換制御する。従って、音楽信号が印加
されたときには、メモリ手段５に記憶された無信号入力
時における正しいオフセット補正電圧に基づくオフセッ
ト補償が行なわれる。
リ手段５に出力指令を送出するとともに、スイッチ手段
６を接点ｂ側に切換制御する。従って、音楽信号が印加
されたときには、メモリ手段５に記憶された無信号入力
時における正しいオフセット補正電圧に基づくオフセッ
ト補償が行なわれる。
第６図は、本発明の第３の実施例を示すブロック構成図
である。このものは、入力信号中の無信号部によらずと
も、いつでも無信号入力時と同じ状態を作り出し、無信
号入力時と同じ状態での正しいオフセット補正電圧をメ
モリ手段５に記憶できるようにしたものである。
である。このものは、入力信号中の無信号部によらずと
も、いつでも無信号入力時と同じ状態を作り出し、無信
号入力時と同じ状態での正しいオフセット補正電圧をメ
モリ手段５に記憶できるようにしたものである。
制御手段14からの制御に基づいて、入力段に設けられた
スイッチ15をいったん接点ｂ側に切換制御してグランド
レベルに落とすことにより、無信号入力時と同じ状態が
作られる。なお、制御手段14によるメモリ手段５ならび
にスイッチ手段６に対しての制御は、上記した第２の実
施例の場合とまったく同様である。
スイッチ15をいったん接点ｂ側に切換制御してグランド
レベルに落とすことにより、無信号入力時と同じ状態が
作られる。なお、制御手段14によるメモリ手段５ならび
にスイッチ手段６に対しての制御は、上記した第２の実
施例の場合とまったく同様である。
この構成のものでは、入力信号中の無信号部を待たずと
も、例えば録音開始時や電源投入時等にスイッチ15を制
御手段14の制御に基づいて、いったん強制的にグランド
レベルに落とすことにより、予め無信号入力時と同じ状
態での正しいオフセット補正電圧をメモリ手段５に記憶
することができる。
も、例えば録音開始時や電源投入時等にスイッチ15を制
御手段14の制御に基づいて、いったん強制的にグランド
レベルに落とすことにより、予め無信号入力時と同じ状
態での正しいオフセット補正電圧をメモリ手段５に記憶
することができる。
第７図は、本発明の第４の実施例を示すブロック構成図
である。このものは、A/D変換ならびにD/A変換を兼用す
るタイプのものにおいても、的確なオフセット補償を行
なう構成としたものである。
である。このものは、A/D変換ならびにD/A変換を兼用す
るタイプのものにおいても、的確なオフセット補償を行
なう構成としたものである。
なお、図において16はA/D変換時ならびにD/A変換時に切
換制御されるスイッチ、17はA/D変換ならびにD/A変換を
切換えにより行なうA/D−D/A兼用コンバータ、18はA/D
変換ならびにD/A変換に伴う信号処理を行なうディジタ
ル信号処理プロセッサ（DSP:Digital Signal Processe
r）等からなる信号処理部であり、A/D,D/A変換時におい
てメモリ手段５、スイッチ手段６および上記したスイッ
チ16がそれぞれ制御される。
換制御されるスイッチ、17はA/D変換ならびにD/A変換を
切換えにより行なうA/D−D/A兼用コンバータ、18はA/D
変換ならびにD/A変換に伴う信号処理を行なうディジタ
ル信号処理プロセッサ（DSP:Digital Signal Processe
r）等からなる信号処理部であり、A/D,D/A変換時におい
てメモリ手段５、スイッチ手段６および上記したスイッ
チ16がそれぞれ制御される。
A/D変換モード時には、スイッチ16は信号処理部18の制
御に基づいて接点ａ側に切換制御される。このとき、入
力アナログ信号はフィルタ４を介してA/D−D/A兼用コン
バータ17のA/Dコンバータ部によりディジタル変換さ
れ、信号処理部18により所要の信号処理が行なわれると
ともに、MSBラッチ回路２を介して符号ビットが積分器
３に供給されて積分され、この出力よりオフセット補正
電圧が出力される。そして、無信号入力時における積分
器３で得られた正しいオフセット補正電圧は、スイッチ
手段６の接点ａ側を介して回路系に帰還されてオフセッ
ト補償が行なわれるとともに、信号処理部18の制御に基
づいてメモリ手段５に上記の無信号入力時における正し
いオフセット補正電圧が記憶される。
御に基づいて接点ａ側に切換制御される。このとき、入
力アナログ信号はフィルタ４を介してA/D−D/A兼用コン
バータ17のA/Dコンバータ部によりディジタル変換さ
れ、信号処理部18により所要の信号処理が行なわれると
ともに、MSBラッチ回路２を介して符号ビットが積分器
３に供給されて積分され、この出力よりオフセット補正
電圧が出力される。そして、無信号入力時における積分
器３で得られた正しいオフセット補正電圧は、スイッチ
手段６の接点ａ側を介して回路系に帰還されてオフセッ
ト補償が行なわれるとともに、信号処理部18の制御に基
づいてメモリ手段５に上記の無信号入力時における正し
いオフセット補正電圧が記憶される。
また、音楽信号等の入力信号印加時には、信号処理部18
の制御に基づいてスイッチ手段６は接点ｂ側に切換制御
され、このときは積分器３の出力に代えてメモリ手段５
に記憶された無信号入力時における正しいオフセット補
正電圧が回路系に帰還され、正しいオフセット補償が行
なわれる。
の制御に基づいてスイッチ手段６は接点ｂ側に切換制御
され、このときは積分器３の出力に代えてメモリ手段５
に記憶された無信号入力時における正しいオフセット補
正電圧が回路系に帰還され、正しいオフセット補償が行
なわれる。
一方、D/A変換モード時には、スイッチ手段６およびス
イッチ16は信号処理部18の制御に基づいて、それぞれ接
点ｂ側に切換制御される。そして、信号処理部18で所要
の信号処理が行なわれたディジタル信号は、A/D−D/A兼
用コンバータ17のD/Aコンバータ部によりアナログ変換
され、スイッチ16の接点ｂ側を介してフィルタ４に供給
され出力される。
イッチ16は信号処理部18の制御に基づいて、それぞれ接
点ｂ側に切換制御される。そして、信号処理部18で所要
の信号処理が行なわれたディジタル信号は、A/D−D/A兼
用コンバータ17のD/Aコンバータ部によりアナログ変換
され、スイッチ16の接点ｂ側を介してフィルタ４に供給
され出力される。
このとき、信号処理部18からのディジタル信号はMSBラ
ッチ回路２、積分器３側にも供給されるが、該積分器３
の出力はD/A変換のディジタルデータによって決まり、
該コンバータのオフセットとは無関係な値となるため、
D/A変換モード時においては、前回のA/D変換モード時の
無信号入力時における正しいオフセット補正電圧が記憶
されているメモリ手段５の出力が、スイッチ手段６の接
点ｂ側を介してフィルタ４へ供給される。すなわち、D/
A変換モード時には積分器３の出力を使用せずにメモリ
手段５の出力を使用し、帰還をかけないようにしてい
る。
ッチ回路２、積分器３側にも供給されるが、該積分器３
の出力はD/A変換のディジタルデータによって決まり、
該コンバータのオフセットとは無関係な値となるため、
D/A変換モード時においては、前回のA/D変換モード時の
無信号入力時における正しいオフセット補正電圧が記憶
されているメモリ手段５の出力が、スイッチ手段６の接
点ｂ側を介してフィルタ４へ供給される。すなわち、D/
A変換モード時には積分器３の出力を使用せずにメモリ
手段５の出力を使用し、帰還をかけないようにしてい
る。
上記した第７図の構成のものは、特にD/A変換モードか
らA/D変換モードに切換えたときに、メモリ手段５に記
憶された前回のA/D変換モード時の無信号入力時におけ
る正しいオフセット補正電圧を出力することにより、残
留オフセットを零にするように動作するため、オフセッ
ト補償をすばやく行なうことができる。
らA/D変換モードに切換えたときに、メモリ手段５に記
憶された前回のA/D変換モード時の無信号入力時におけ
る正しいオフセット補正電圧を出力することにより、残
留オフセットを零にするように動作するため、オフセッ
ト補償をすばやく行なうことができる。
以上説明した本発明によれば、無信号入力時における正
しいオフセット補正電圧の値をメモリ手段に記憶し、音
楽信号等の入力信号印加時には上記のメモリ手段に記憶
された正しいオフセット補正電圧に基づいてオフセット
補償を行なう構成としたので、入力信号印加時において
も無信号入力時と同時に的確なオフセット補償を行なう
ことができる。
しいオフセット補正電圧の値をメモリ手段に記憶し、音
楽信号等の入力信号印加時には上記のメモリ手段に記憶
された正しいオフセット補正電圧に基づいてオフセット
補償を行なう構成としたので、入力信号印加時において
も無信号入力時と同時に的確なオフセット補償を行なう
ことができる。
第１図は本発明によるオフセット補償回路の第１の実施
例を示すブロック構成図、 第２図ならびに第３図は本発明のメモリ手段の構成例を
示す図、 第４図は本発明の実施例の動作を説明するための図、 第５図は本発明の第２の実施例を示すブロック構成図、 第６図は本発明の第３の実施例を示すブロック構成図、 第７図は本発明の第４の実施例を示すブロック構成図、 第８図は従来例におけるオフセット補償回路のブロック
構成図、 第９図ならびに第10図は従来例における符号ビットの出
力例を示す図、 第11図は従来例における積分器の出力ならびにA/Dコン
バータの残留オフセットの例を示す図である。 １……A/Dコンバータ、３……積分器、４……フィル
タ、５……メモリ手段、６……スイッチ手段。
例を示すブロック構成図、 第２図ならびに第３図は本発明のメモリ手段の構成例を
示す図、 第４図は本発明の実施例の動作を説明するための図、 第５図は本発明の第２の実施例を示すブロック構成図、 第６図は本発明の第３の実施例を示すブロック構成図、 第７図は本発明の第４の実施例を示すブロック構成図、 第８図は従来例におけるオフセット補償回路のブロック
構成図、 第９図ならびに第10図は従来例における符号ビットの出
力例を示す図、 第11図は従来例における積分器の出力ならびにA/Dコン
バータの残留オフセットの例を示す図である。 １……A/Dコンバータ、３……積分器、４……フィル
タ、５……メモリ手段、６……スイッチ手段。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 孝雄 神奈川県横浜市戸塚区吉田町292 株式会 社日立製作所家電研究所内 (56)参考文献 特開 昭53−18373（ＪＰ，Ａ) 特開 昭62−249526（ＪＰ，Ａ) 特開 昭59−181719（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力アナログ信号をディジタル信号に変換
するA/Dコンバータのオフセット補償回路であって、 前記A/Dコンバータより出力される信号に基づいて補償
電圧を出力する積分器と、 前記積分器より出力される補償電圧を記憶するメモリ
と、 前記積分器よりの出力と前記メモリに記憶されている記
憶値とを切換えて出力する切換手段と、 前記切換手段よりの出力を前記入力アナログ信号に帰還
する帰還手段と、 前記入力アナログ信号の無信号部分を検出する無信号検
出手段と、 前記無信号検出手段で無信号部分が検出されたときは前
記切換手段を前記積分器よりの出力を出力させると共に
前記メモリに積分器よりの出力を記憶させ、無信号部分
が検出されていないときは前記切換手段を前記メモリに
記憶されている記憶値を出力するよう制御する制御手段
と、 を備えたことを特徴とするオフセット補償回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210144A JPH0783266B2 (ja) | 1987-08-26 | 1987-08-26 | オフセット補償回路 |
| US07/234,874 US4965867A (en) | 1987-08-20 | 1988-08-22 | Offset compensation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210144A JPH0783266B2 (ja) | 1987-08-26 | 1987-08-26 | オフセット補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6454818A JPS6454818A (en) | 1989-03-02 |
| JPH0783266B2 true JPH0783266B2 (ja) | 1995-09-06 |
Family
ID=16584499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62210144A Expired - Lifetime JPH0783266B2 (ja) | 1987-08-20 | 1987-08-26 | オフセット補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783266B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1141130A (ja) * | 1997-07-22 | 1999-02-12 | Oki Electric Ind Co Ltd | ミクサ回路および受信装置 |
| JP4692346B2 (ja) * | 2006-03-23 | 2011-06-01 | パナソニック電工株式会社 | 受信装置 |
| JP5679851B2 (ja) * | 2011-02-07 | 2015-03-04 | アール・ビー・コントロールズ株式会社 | リモコンを備えた装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730417A (en) * | 1980-07-30 | 1982-02-18 | Hitachi Ltd | Analog-to-digital converter |
| JPH0775355B2 (ja) * | 1985-05-29 | 1995-08-09 | 日本電信電話株式会社 | 直流ドリフト補償回路 |
-
1987
- 1987-08-26 JP JP62210144A patent/JPH0783266B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6454818A (en) | 1989-03-02 |
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