JPH0583111A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPH0583111A JPH0583111A JP3242253A JP24225391A JPH0583111A JP H0583111 A JPH0583111 A JP H0583111A JP 3242253 A JP3242253 A JP 3242253A JP 24225391 A JP24225391 A JP 24225391A JP H0583111 A JPH0583111 A JP H0583111A
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- 239000002184 metal Substances 0.000 abstract description 6
- 230000006870 function Effects 0.000 abstract description 5
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
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- 239000004065 semiconductor Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 210000004899 c-terminal region Anatomy 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 温度、電源電圧の変動ならびに製造時のトラ
ンジスタ特性差による機能ブロックのバラツキおよびメ
タルスキューを考慮外として、回路設計を行い得るＣＭ
ＯＳ集積回路を実現する。 【構成】 本発明は、機能ブロックのバッファ５、フリ
ップフロップ２および４等を備えて構成されるＣＭＯＳ
集積回路において、外部からの書替えが可能で、且つ外
部から入力される所定の制御用設定値を収納するメモリ
７と、前記機能ブロックを含む信号経路に挿入接続さ
れ、メモリ７より出力される制御用設定値を受けて、前
記機能ブロックの駆動能力を制御調整する駆動能力可変
回路３および６とを備えて構成される。
ンジスタ特性差による機能ブロックのバラツキおよびメ
タルスキューを考慮外として、回路設計を行い得るＣＭ
ＯＳ集積回路を実現する。 【構成】 本発明は、機能ブロックのバッファ５、フリ
ップフロップ２および４等を備えて構成されるＣＭＯＳ
集積回路において、外部からの書替えが可能で、且つ外
部から入力される所定の制御用設定値を収納するメモリ
７と、前記機能ブロックを含む信号経路に挿入接続さ
れ、メモリ７より出力される制御用設定値を受けて、前
記機能ブロックの駆動能力を制御調整する駆動能力可変
回路３および６とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ集積回路に関
し、特に、外部より内部の駆動能力を制御することので
きるＣＭＯＳ集積回路に関する。
し、特に、外部より内部の駆動能力を制御することので
きるＣＭＯＳ集積回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ集積回路における機能ブ
ロックは、温度および電源電圧変動による遅延時間の変
化、半導体集積回路製造時のトランジスタ特性差に起因
する遅延時間の変化を安定化させるための手段が、いろ
いろと検討されている。
ロックは、温度および電源電圧変動による遅延時間の変
化、半導体集積回路製造時のトランジスタ特性差に起因
する遅延時間の変化を安定化させるための手段が、いろ
いろと検討されている。
【０００３】図３は、従来のＣＭＯＳ集積回路の一例を
示す回路図であり、図３に示されるように、フリップフ
ロップ２４および２５と、バッファ２６とを備えて構成
されている。本例の場合においては、入力信号１０６お
よび１０７に対応して、パス２０１および２０２におけ
る遅延時間をそれぞれ計算し、且つ、回路が如何なる状
態の時においても、安定に動作するか否かを検討する必
要がある。
示す回路図であり、図３に示されるように、フリップフ
ロップ２４および２５と、バッファ２６とを備えて構成
されている。本例の場合においては、入力信号１０６お
よび１０７に対応して、パス２０１および２０２におけ
る遅延時間をそれぞれ計算し、且つ、回路が如何なる状
態の時においても、安定に動作するか否かを検討する必
要がある。
【０００４】図４（ａ）、（ｂ）および（ｃ）は、図３
におけるＭＯＳ集積回路の動作を説明するためのタイミ
ング図である。図４（ａ）、（ｂ）および（ｃ）に示さ
れるＴ1 およびＴ2 は、温度および電源電圧の変動、半
導体集積回路の製造時のトランジスタ特性差による機能
ブロック、即ちフリップフロップ２４とバッファ２６の
遅延時間のバラツキ範囲を示しており、節点Ｂおよび節
点Ｃにおけるタイミングの変化によっては、Ｔ1 および
Ｔ2 がオーバラップしているために、回路に誤動作を生
ずる可能性がある。仮に、回路が誤動作する危惧がある
場合には、パス２０１またはパス２０２に、遅延時間の
バラツキに対して十分なマージンを考慮した遅延ブロッ
クを挿入することが考えられる。
におけるＭＯＳ集積回路の動作を説明するためのタイミ
ング図である。図４（ａ）、（ｂ）および（ｃ）に示さ
れるＴ1 およびＴ2 は、温度および電源電圧の変動、半
導体集積回路の製造時のトランジスタ特性差による機能
ブロック、即ちフリップフロップ２４とバッファ２６の
遅延時間のバラツキ範囲を示しており、節点Ｂおよび節
点Ｃにおけるタイミングの変化によっては、Ｔ1 および
Ｔ2 がオーバラップしているために、回路に誤動作を生
ずる可能性がある。仮に、回路が誤動作する危惧がある
場合には、パス２０１またはパス２０２に、遅延時間の
バラツキに対して十分なマージンを考慮した遅延ブロッ
クを挿入することが考えられる。
【０００５】図５に示されるのは、このような考え方に
よる他のＣＭＯＳ集積回路を示す回路図である。図５に
示されるように、フリップフロップ２７および２９と、
遅延回路２８と、バッファ３０とを備えて構成されてい
る。この従来例においては、フリップフロップ２７およ
び２９の間には遅延回路２８が挿入接続されており、こ
れにより、図５における節点Ｂにおけるタイミングをず
らせることが可能となる。図６（ａ）、（ｂ）および
（ｃ）は、図５における回路動作を示すタイミング図で
あり、パス２０４に対して、パス２０３に十分な遅延時
間を有する遅延回路２８が挿入されているために、節点
ＢにおけるタイミングＴ1は、節点ＣのタイミングＴ2
の遅延時間のバラツキの変化に起因するタイミングに左
右されることなく、フリップフロップ２９は常に安定し
た動作を維持することができる。
よる他のＣＭＯＳ集積回路を示す回路図である。図５に
示されるように、フリップフロップ２７および２９と、
遅延回路２８と、バッファ３０とを備えて構成されてい
る。この従来例においては、フリップフロップ２７およ
び２９の間には遅延回路２８が挿入接続されており、こ
れにより、図５における節点Ｂにおけるタイミングをず
らせることが可能となる。図６（ａ）、（ｂ）および
（ｃ）は、図５における回路動作を示すタイミング図で
あり、パス２０４に対して、パス２０３に十分な遅延時
間を有する遅延回路２８が挿入されているために、節点
ＢにおけるタイミングＴ1は、節点ＣのタイミングＴ2
の遅延時間のバラツキの変化に起因するタイミングに左
右されることなく、フリップフロップ２９は常に安定し
た動作を維持することができる。
【０００６】また、半導体プロセスの技術革新（プロセ
スの微細化）に伴ない、メタルスキューという問題が顕
著になってきている。図７は、かかる従来の１不具合例
を示すＣＭＯＳ集積回路の回路図である。図７に示され
るように、本従来例は、フリップフロップ３１および３
２と、バッファ３３により構成されており、各構成要素
の配置配線の結果、バッファ３３と節点Ｄの間の配線長
がＬ1、節点Ｄとフリップフロップ３２のクロック端子
（節点Ｇに対応）までの配線長がＬ2 、節点Ｄとフリッ
プフロップ３１のクロック端子（節点Ｅに対応）までの
配線長がＬ3 として、配線長Ｌ2 の長さが配線長Ｌ3 の
長さより十分に大きい時に、回路における誤動作が発生
した。
スの微細化）に伴ない、メタルスキューという問題が顕
著になってきている。図７は、かかる従来の１不具合例
を示すＣＭＯＳ集積回路の回路図である。図７に示され
るように、本従来例は、フリップフロップ３１および３
２と、バッファ３３により構成されており、各構成要素
の配置配線の結果、バッファ３３と節点Ｄの間の配線長
がＬ1、節点Ｄとフリップフロップ３２のクロック端子
（節点Ｇに対応）までの配線長がＬ2 、節点Ｄとフリッ
プフロップ３１のクロック端子（節点Ｅに対応）までの
配線長がＬ3 として、配線長Ｌ2 の長さが配線長Ｌ3 の
長さより十分に大きい時に、回路における誤動作が発生
した。
【０００７】図８（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）は、図７における回路動作を示すためのタイミ
ング図であるが、配線長Ｌ2 の長さが配線長Ｌ3 の長さ
より十分に大きいために、節点Ｅと節点Ｇにおける立上
り時間差Ｔ3 の値が大きくなり、これによりフリップフ
ロップ３２のホールド・タイムＴ4 （注：ホールド・タ
イムＴ4 以前の時間帯においてデータが変化すると、回
路が安定動作をしなくなる）が時間不足となり、これに
より回路誤動作が生ずる結果となった。
び（ｅ）は、図７における回路動作を示すためのタイミ
ング図であるが、配線長Ｌ2 の長さが配線長Ｌ3 の長さ
より十分に大きいために、節点Ｅと節点Ｇにおける立上
り時間差Ｔ3 の値が大きくなり、これによりフリップフ
ロップ３２のホールド・タイムＴ4 （注：ホールド・タ
イムＴ4 以前の時間帯においてデータが変化すると、回
路が安定動作をしなくなる）が時間不足となり、これに
より回路誤動作が生ずる結果となった。
【０００８】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓ集積回路においては、機能ブロックの遅延時間のバラ
ツキに対応して、回路が安定動作するか否かの検討を行
い、誤動作が生起する危惧のある回路については、十分
なマージンを考慮した遅延回路を挿入する必要があり、
回路設計が困難且つ複雑化するという欠点があり、ま
た、半導体プロセスの技術革新に伴ない、顕著になった
メタルスキュー問題に対して、配置配線後、それぞれの
は配線長および遅延時間についての確認を行い、メタル
スキューによる回路誤動作を起す危惧のある回路の場合
には、当該メタルスキューによる回路誤動作がなくなる
まで、何度も配置配線が実施されるが、メタルスキュー
が発生しても、誤動作が生じないように十分なマージン
を考慮した遅延回路を挿入するという回路設計上の問題
があるという欠点がある。
Ｓ集積回路においては、機能ブロックの遅延時間のバラ
ツキに対応して、回路が安定動作するか否かの検討を行
い、誤動作が生起する危惧のある回路については、十分
なマージンを考慮した遅延回路を挿入する必要があり、
回路設計が困難且つ複雑化するという欠点があり、ま
た、半導体プロセスの技術革新に伴ない、顕著になった
メタルスキュー問題に対して、配置配線後、それぞれの
は配線長および遅延時間についての確認を行い、メタル
スキューによる回路誤動作を起す危惧のある回路の場合
には、当該メタルスキューによる回路誤動作がなくなる
まで、何度も配置配線が実施されるが、メタルスキュー
が発生しても、誤動作が生じないように十分なマージン
を考慮した遅延回路を挿入するという回路設計上の問題
があるという欠点がある。
【０００９】
【課題を解決するための手段】本発明のＣＭＯＳ集積回
路は、所定の機能ブロックを備えて構成されるＣＭＯＳ
集積回路において、外部からの書替えが可能であり、且
つ外部から入力される所定の制御用設定値を収納する制
御用メモリと、前記機能ブロックを含む信号経路に挿入
接続され、前記制御用メモリより出力される制御用設定
値を受けて、前記機能ブロックの駆動能力を制御調整す
る駆動能力可変回路と、を備えて構成される。
路は、所定の機能ブロックを備えて構成されるＣＭＯＳ
集積回路において、外部からの書替えが可能であり、且
つ外部から入力される所定の制御用設定値を収納する制
御用メモリと、前記機能ブロックを含む信号経路に挿入
接続され、前記制御用メモリより出力される制御用設定
値を受けて、前記機能ブロックの駆動能力を制御調整す
る駆動能力可変回路と、を備えて構成される。
【００１０】なお、前記駆動能力可変回路は、少なくと
も、ソースが高電位側の電源に接続され、ゲートが前記
制御用メモリの第１の出力端子に接続される第１のＰチ
ャネルＭＯＳトランジスタと、ソースが前記第１のＰチ
ャネルＭＯＳトランジスタのドレインに接続され、ゲー
トに所定の入力信号の反転信号が入力されて、ドレイン
には前記反転信号の再反転信号が入力されるとともに出
力端子が接続される第２のＰチャネルＭＯＳトランジス
タと、ドレインが前記第２のＰチャネルＭＯＳトランジ
スタのドレインに接続され、ゲートが前記第２のＰチャ
ネルＭＯＳトランジスタのゲートに接続される第１のＮ
チャネルＭＯＳトランジスタと、入力端が、前記制御用
メモリの第１の出力端子に接続される第１のインバータ
と、ドレインが前記第１のＮチャネルＭＯＳトランジス
タのソースに接続され、ゲートが前記第１のインバータ
の出力端に接続されて、ソースが低電位側の電源に接続
される第２のＮチャネルＭＯＳトランジスタと、ソース
が高電位側の電源に接続され、ゲートが前記制御用メモ
リの第２の出力端子に接続される第３のＰチャネルＭＯ
Ｓトランジスタと、ソースが前記第３のＰチャネルＭＯ
Ｓトランジスタのドレインに接続され、ゲートに所定の
入力信号の反転信号が入力されて、ドレインには前記反
転信号の再反転信号が入力されるとともに出力端子が接
続される第４のＰチャネルＭＯＳトランジスタと、ドレ
インが前記第４のＰチャネルＭＯＳトランジスタのドレ
インに接続され、ゲートが前記第４のＰチャネルＭＯＳ
トランジスタのゲートに接続される第３のＮチャネルＭ
ＯＳトランジスタと、入力端が、前記制御用メモリの第
２の出力端子に接続される第２のインバータと、ドレイ
ンが前記第３のＮチャネルＭＯＳトランジスタのソース
に接続され、ゲートが前記第２のインバータの出力端に
接続されて、ソースが低電位側の電源に接続される第４
のＮチャネルＭＯＳトランジスタと、を備えて構成して
もよい。
も、ソースが高電位側の電源に接続され、ゲートが前記
制御用メモリの第１の出力端子に接続される第１のＰチ
ャネルＭＯＳトランジスタと、ソースが前記第１のＰチ
ャネルＭＯＳトランジスタのドレインに接続され、ゲー
トに所定の入力信号の反転信号が入力されて、ドレイン
には前記反転信号の再反転信号が入力されるとともに出
力端子が接続される第２のＰチャネルＭＯＳトランジス
タと、ドレインが前記第２のＰチャネルＭＯＳトランジ
スタのドレインに接続され、ゲートが前記第２のＰチャ
ネルＭＯＳトランジスタのゲートに接続される第１のＮ
チャネルＭＯＳトランジスタと、入力端が、前記制御用
メモリの第１の出力端子に接続される第１のインバータ
と、ドレインが前記第１のＮチャネルＭＯＳトランジス
タのソースに接続され、ゲートが前記第１のインバータ
の出力端に接続されて、ソースが低電位側の電源に接続
される第２のＮチャネルＭＯＳトランジスタと、ソース
が高電位側の電源に接続され、ゲートが前記制御用メモ
リの第２の出力端子に接続される第３のＰチャネルＭＯ
Ｓトランジスタと、ソースが前記第３のＰチャネルＭＯ
Ｓトランジスタのドレインに接続され、ゲートに所定の
入力信号の反転信号が入力されて、ドレインには前記反
転信号の再反転信号が入力されるとともに出力端子が接
続される第４のＰチャネルＭＯＳトランジスタと、ドレ
インが前記第４のＰチャネルＭＯＳトランジスタのドレ
インに接続され、ゲートが前記第４のＰチャネルＭＯＳ
トランジスタのゲートに接続される第３のＮチャネルＭ
ＯＳトランジスタと、入力端が、前記制御用メモリの第
２の出力端子に接続される第２のインバータと、ドレイ
ンが前記第３のＮチャネルＭＯＳトランジスタのソース
に接続され、ゲートが前記第２のインバータの出力端に
接続されて、ソースが低電位側の電源に接続される第４
のＮチャネルＭＯＳトランジスタと、を備えて構成して
もよい。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例のＣＭＯＳ集積回
路１は、フリップフロップ２および４と、駆動能力可変
回路３および６と、バッファ５と、メモリ７とを備えて
構成されており、また、駆動能力可変回路６の内部構成
は、図２において、バッファ５の内部構成とともに明示
されている。
る。図１に示されるように、本実施例のＣＭＯＳ集積回
路１は、フリップフロップ２および４と、駆動能力可変
回路３および６と、バッファ５と、メモリ７とを備えて
構成されており、また、駆動能力可変回路６の内部構成
は、図２において、バッファ５の内部構成とともに明示
されている。
【００１３】図１において、入力信号１０１はフリップ
フロップ２にＤ端子に入力され、そのＱ端子の出力信号
は駆動能力可変回路３に入力される。また、入力信号１
０２はバッファ５を介して駆動能力可変回路６に入力さ
れるが、他方、入力信号１０３は、外部から自由に書換
えが可能なメモリ７に入力されており、メモリ７におい
ては、入力信号１０３を受けてＱ1 、Ｑ2 、Ｑ3 および
Ｑ4 の各端子からそれぞれ制御信号が出力されて、対応
する駆動能力可変回路３および６に入力される。このこ
とから明らかなように、本発明においては、バッファ５
および駆動能力可変回路６を含む信号経路と、フリップ
フロップ２および駆動能力可変回路３を含む信号経路に
おける駆動能力が、全て、メモリ７を介して、半導体集
積回路の外部から自由に制御可能である。
フロップ２にＤ端子に入力され、そのＱ端子の出力信号
は駆動能力可変回路３に入力される。また、入力信号１
０２はバッファ５を介して駆動能力可変回路６に入力さ
れるが、他方、入力信号１０３は、外部から自由に書換
えが可能なメモリ７に入力されており、メモリ７におい
ては、入力信号１０３を受けてＱ1 、Ｑ2 、Ｑ3 および
Ｑ4 の各端子からそれぞれ制御信号が出力されて、対応
する駆動能力可変回路３および６に入力される。このこ
とから明らかなように、本発明においては、バッファ５
および駆動能力可変回路６を含む信号経路と、フリップ
フロップ２および駆動能力可変回路３を含む信号経路に
おける駆動能力が、全て、メモリ７を介して、半導体集
積回路の外部から自由に制御可能である。
【００１４】図２は、図１におけるバッファ５と駆動能
力可変回路６の内部構成を示す回路図であり、メモリ７
に対応して、バッファ５は、ＰチャネルＭＯＳトランジ
スタ９およびＮチャネルＭＯＳトランジスタ１０を含む
インバータ８と、ＰチャネルＭＯＳトランジスタ１２お
よびＮチャネルＭＯＳトランジスタ１３を含むインバー
タ１１とを備えて構成され、また駆動能力可変回路６
は、インバータ１４および１９と、ＰチャネルＭＯＳト
ランジスタ１５、１６、２０および２１と、Ｎチャネル
ＭＯＳトランジスタ１７、１８、２２および２３とを備
えて構成される。
力可変回路６の内部構成を示す回路図であり、メモリ７
に対応して、バッファ５は、ＰチャネルＭＯＳトランジ
スタ９およびＮチャネルＭＯＳトランジスタ１０を含む
インバータ８と、ＰチャネルＭＯＳトランジスタ１２お
よびＮチャネルＭＯＳトランジスタ１３を含むインバー
タ１１とを備えて構成され、また駆動能力可変回路６
は、インバータ１４および１９と、ＰチャネルＭＯＳト
ランジスタ１５、１６、２０および２１と、Ｎチャネル
ＭＯＳトランジスタ１７、１８、２２および２３とを備
えて構成される。
【００１５】以下、温度、電源電圧および半導体集積回
路の製造時におけるトランジスタ特性の概略条件が設定
された時点における動作について説明する。
路の製造時におけるトランジスタ特性の概略条件が設定
された時点における動作について説明する。
【００１６】先ず、温度、電源電圧および製造時のトラ
ンジスタ特性が定常状態の時に、メモリ７におけるＱ1
出力のレベルをロウレベル、Ｑ2出力のレベルをハイレ
ベルに設定すると、ＰチャネルＭＯＳトランジスタ１５
とＮチャネルＭＯＳトランジスタ１８はオン状態とな
り、ＰチャネルＭＯＳトランジスタ２０とＮチャネルＭ
ＯＳトランジスタ２３はオフ状態となり、インバータ１
１、ＰチャネルＭＯＳトランジスタ１６およびＮチャネ
ルＭＯＳトランジスタ１７は、インバータ８からの出力
信号持ちの状態となる。ここにおいて、入力信号１０２
がハイレベルにて入力されると、インバータ８よりはロ
ウレベルの信号が出力され、インバータ１１、Ｐチャネ
ルＭＯＳトランジスタ１５および１６を介して、出力信
号１０４としてハイレベルの信号が出力される。
ンジスタ特性が定常状態の時に、メモリ７におけるＱ1
出力のレベルをロウレベル、Ｑ2出力のレベルをハイレ
ベルに設定すると、ＰチャネルＭＯＳトランジスタ１５
とＮチャネルＭＯＳトランジスタ１８はオン状態とな
り、ＰチャネルＭＯＳトランジスタ２０とＮチャネルＭ
ＯＳトランジスタ２３はオフ状態となり、インバータ１
１、ＰチャネルＭＯＳトランジスタ１６およびＮチャネ
ルＭＯＳトランジスタ１７は、インバータ８からの出力
信号持ちの状態となる。ここにおいて、入力信号１０２
がハイレベルにて入力されると、インバータ８よりはロ
ウレベルの信号が出力され、インバータ１１、Ｐチャネ
ルＭＯＳトランジスタ１５および１６を介して、出力信
号１０４としてハイレベルの信号が出力される。
【００１７】次に、温度が上昇し、電源電圧が下降し、
トランジスタ特性が遅くなる状態の時に、メモリ７にお
けるＱ1 出力およびＱ2 出力のレベルを共にロウレベル
に設定すると、ＰチャネルＭＯＳトランジスタ１５およ
び２０と、ＮチャネルＭＯＳトランジスタ１８および２
３は共にオン状態となり、インバータ１１、Ｐチャネル
ＭＯＳトランジスタ１６および２１、ＮチャネルＭＯＳ
トランジスタ１７および２２は、インバータ８からの出
力信号持ちの状態となる。ここにおいて、入力信号１０
２がハイレベルにて入力されると、インバータ８よりは
ロウレベルの信号が出力され、インバータ１１、Ｐチャ
ネルＭＯＳトランジスタ１５および１６を介し、またＰ
チャネルＭＯＳトランジスタ２０および２１を介して、
出力信号１０４としてハイレベルの信号が出力される。
トランジスタ特性が遅くなる状態の時に、メモリ７にお
けるＱ1 出力およびＱ2 出力のレベルを共にロウレベル
に設定すると、ＰチャネルＭＯＳトランジスタ１５およ
び２０と、ＮチャネルＭＯＳトランジスタ１８および２
３は共にオン状態となり、インバータ１１、Ｐチャネル
ＭＯＳトランジスタ１６および２１、ＮチャネルＭＯＳ
トランジスタ１７および２２は、インバータ８からの出
力信号持ちの状態となる。ここにおいて、入力信号１０
２がハイレベルにて入力されると、インバータ８よりは
ロウレベルの信号が出力され、インバータ１１、Ｐチャ
ネルＭＯＳトランジスタ１５および１６を介し、またＰ
チャネルＭＯＳトランジスタ２０および２１を介して、
出力信号１０４としてハイレベルの信号が出力される。
【００１８】次に、温度が下降し、電源電圧が上昇し、
トランジスタ特性が速くなる状態の時に、メモリ７にお
けるＱ1 出力およびＱ2 出力のレベルを共にハイレベル
に設定すると、ＰチャネルＭＯＳトランジスタ１５およ
び２０と、ＮチャネルＭＯＳトランジスタ１８および２
３は共にオフ状態となり、インバータ１１はインバータ
８からの出力信号持ちの状態となる。ここにおいて、入
力信号１０２がハイレベルにて入力されると、インバー
タ８よりはロウレベルの信号が出力され、インバータ１
１の出力には、ハイレベルの信号が出力信号１０４とし
て出力される。
トランジスタ特性が速くなる状態の時に、メモリ７にお
けるＱ1 出力およびＱ2 出力のレベルを共にハイレベル
に設定すると、ＰチャネルＭＯＳトランジスタ１５およ
び２０と、ＮチャネルＭＯＳトランジスタ１８および２
３は共にオフ状態となり、インバータ１１はインバータ
８からの出力信号持ちの状態となる。ここにおいて、入
力信号１０２がハイレベルにて入力されると、インバー
タ８よりはロウレベルの信号が出力され、インバータ１
１の出力には、ハイレベルの信号が出力信号１０４とし
て出力される。
【００１９】上述のように、温度、電源電圧および半導
体集積回路の製造時におけるトランジスタ特性の変動に
合わせて、メモリ７におけるレベル状態を適宜設定する
ことにより、駆動能力可変回路６における駆動能力を制
御することが可能となる。
体集積回路の製造時におけるトランジスタ特性の変動に
合わせて、メモリ７におけるレベル状態を適宜設定する
ことにより、駆動能力可変回路６における駆動能力を制
御することが可能となる。
【００２０】次に、このような駆動能力可変回路を、従
来の図７に示される回路に適用した場合の想定例につい
て考えてみる。図７において、配線長Ｌ2 がＬ3 に比較
して十分に長い場合に、メタルスキューによる回路誤動
作が生ずるが、これに対する対応策について説明する。
先ず、バッファ３３とフリップフロップ３１の信号経路
に駆動能力可変回路が挿入されているものとする。この
場合、バッファ３３の信号経路に挿入されている駆動能
力可変回路を、上述した温度上昇、電源電圧下降および
トランジスタの特性が遅くなった状態時と同様に設定し
たものとする。この状態においてはバッファ３３の駆動
能力がアップして、配線容量、次段のフリップフロップ
３１および３２の入力容量による遅延時間の遅れを小さ
くすることができる。このことにより、図８に示されて
いる配線長Ｌ2 がＬ3 よりも十分に長いことに起因する
遅延差Ｔ2 の値も縮小化される。また、フリップフロッ
プ３１の信号経路に挿入されている駆動能力可変回路を
上述した温度下降、電源電圧上昇およびトランジスタ特
性が速くなる状態と同様に設定したものとすると、この
状態においては、フリップフロップ３１の駆動能力はダ
ウンし、配線容量および次段のフリップフロップ３２の
入力容量による遅延時間の遅れＴ4 を大きくすることが
できる。
来の図７に示される回路に適用した場合の想定例につい
て考えてみる。図７において、配線長Ｌ2 がＬ3 に比較
して十分に長い場合に、メタルスキューによる回路誤動
作が生ずるが、これに対する対応策について説明する。
先ず、バッファ３３とフリップフロップ３１の信号経路
に駆動能力可変回路が挿入されているものとする。この
場合、バッファ３３の信号経路に挿入されている駆動能
力可変回路を、上述した温度上昇、電源電圧下降および
トランジスタの特性が遅くなった状態時と同様に設定し
たものとする。この状態においてはバッファ３３の駆動
能力がアップして、配線容量、次段のフリップフロップ
３１および３２の入力容量による遅延時間の遅れを小さ
くすることができる。このことにより、図８に示されて
いる配線長Ｌ2 がＬ3 よりも十分に長いことに起因する
遅延差Ｔ2 の値も縮小化される。また、フリップフロッ
プ３１の信号経路に挿入されている駆動能力可変回路を
上述した温度下降、電源電圧上昇およびトランジスタ特
性が速くなる状態と同様に設定したものとすると、この
状態においては、フリップフロップ３１の駆動能力はダ
ウンし、配線容量および次段のフリップフロップ３２の
入力容量による遅延時間の遅れＴ4 を大きくすることが
できる。
【００２１】即ち、以上のことから明らかなように、バ
ッファ３３の駆動能力をアップさせ、フリップフロップ
３２のＣ端子に入力される信号の遅延時間を速くし、ま
た、フリップフロップ３２のＤ端子に入力される信号の
遅延時間を遅くすることにより、フリップフロップ３２
のホールド・タイムに関する条件に適合する結果が得ら
れ、且つ回路の安定動作が保証される。
ッファ３３の駆動能力をアップさせ、フリップフロップ
３２のＣ端子に入力される信号の遅延時間を速くし、ま
た、フリップフロップ３２のＤ端子に入力される信号の
遅延時間を遅くすることにより、フリップフロップ３２
のホールド・タイムに関する条件に適合する結果が得ら
れ、且つ回路の安定動作が保証される。
【００２２】
【発明の効果】以上説明したように、本発明は、ＣＭＯ
Ｓ集積回路内に、所定の駆動能力可変回路および駆動能
力可変回路を制御するメモリを設けることにより、外部
から設定される前記メモリのレベル状態を介して、ＣＭ
ＯＳ集積回路内の遅延時間のバラツキを制御することが
可能となり、回路設計を容易にすることができるととも
に、当該ＣＭＯＳ集積回路を安定に動作させることがで
きるという効果がある。
Ｓ集積回路内に、所定の駆動能力可変回路および駆動能
力可変回路を制御するメモリを設けることにより、外部
から設定される前記メモリのレベル状態を介して、ＣＭ
ＯＳ集積回路内の遅延時間のバラツキを制御することが
可能となり、回路設計を容易にすることができるととも
に、当該ＣＭＯＳ集積回路を安定に動作させることがで
きるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における駆動能力可変回路およびバッ
ファの内部構成を示す回路図である。
ファの内部構成を示す回路図である。
【図３】従来例を示す回路図である。
【図４】前記従来例における動作を示すタイミング図で
ある。
ある。
【図５】他の従来例を示す回路図である。
【図６】前記従来例における動作を示すタイミング図で
ある。
ある。
【図７】他の従来例を示す回路図である。
【図８】前記従来例における動作を示すタイミング図で
ある。
ある。
１ ＣＭＯＳ集積回路 ２、４、２４、２５、２７、２９、３１、３２ フリ
ップフロップ ３、６ 駆動能力可変回路 ５、２６、３０、３３ バッファ ７ メモリ ８、１１、１４、１９ インバータ ９、１２、１５、１６、２０、２１ ＰチャネルＭＯ
Ｓトランジスタ １０、１３、１７、１８、２２、２３ ＮチャネルＭ
ＯＳトランジスタ ２８ 遅延回路
ップフロップ ３、６ 駆動能力可変回路 ５、２６、３０、３３ バッファ ７ メモリ ８、１１、１４、１９ インバータ ９、１２、１５、１６、２０、２１ ＰチャネルＭＯ
Ｓトランジスタ １０、１３、１７、１８、２２、２３ ＮチャネルＭ
ＯＳトランジスタ ２８ 遅延回路
Claims (2)
- 【請求項１】 所定の機能ブロックを備えて構成される
ＣＭＯＳ集積回路において、 外部からの書替えが可能であり、且つ外部から入力され
る所定の制御用設定値を収納する制御用メモリと、 前記機能ブロックを含む信号経路に挿入接続され、前記
制御用メモリより出力される制御用設定値を受けて、前
記機能ブロックの駆動能力を制御調整する駆動能力可変
回路と、 を備えることを特徴とするＣＭＯＳ集積回路。 - 【請求項２】 前記駆動能力可変回路が、少なくとも、 ソースが高電位側の電源に接続され、ゲートが前記制御
用メモリの第１の出力端子に接続される第１のＰチャネ
ルＭＯＳトランジスタと、 ソースが前記第１のＰチャネルＭＯＳトランジスタのド
レインに接続され、ゲートに所定の入力信号の反転信号
が入力されて、ドレインには前記反転信号の再反転信号
が入力されるとともに出力端子が接続される第２のＰチ
ャネルＭＯＳトランジスタと、 ドレインが前記第２のＰチャネルＭＯＳトランジスタの
ドレインに接続され、ゲートが前記第２のＰチャネルＭ
ＯＳトランジスタのゲートに接続される第１のＮチャネ
ルＭＯＳトランジスタと、 入力端が、前記制御用メモリの第１の出力端子に接続さ
れる第１のインバータと、 ドレインが前記第１のＮチャネルＭＯＳトランジスタの
ソースに接続され、ゲートが前記第１のインバータの出
力端に接続されて、ソースが低電位側の電源に接続され
る第２のＮチャネルＭＯＳトランジスタと、 ソースが高電位側の電源に接続され、ゲートが前記制御
用メモリの第２の出力端子に接続される第３のＰチャネ
ルＭＯＳトランジスタと、 ソースが前記第３のＰチャネルＭＯＳトランジスタのド
レインに接続され、ゲートに所定の入力信号の反転信号
が入力されて、ドレインには前記反転信号の再反転信号
が入力されるとともに出力端子が接続される第４のＰチ
ャネルＭＯＳトランジスタと、 ドレインが前記第４のＰチャネルＭＯＳトランジスタの
ドレインに接続され、ゲートが前記第４のＰチャネルＭ
ＯＳトランジスタのゲートに接続される第３のＮチャネ
ルＭＯＳトランジスタと、 入力端が、前記制御用メモリの第２の出力端子に接続さ
れる第２のインバータと、 ドレインが前記第３のＮチャネルＭＯＳトランジスタの
ソースに接続され、ゲートが前記第２のインバータの出
力端に接続されて、ソースが低電位側の電源に接続され
る第４のＮチャネルＭＯＳトランジスタと、 を備えて構成される請求項１記載のＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242253A JPH0583111A (ja) | 1991-09-24 | 1991-09-24 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242253A JPH0583111A (ja) | 1991-09-24 | 1991-09-24 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583111A true JPH0583111A (ja) | 1993-04-02 |
Family
ID=17086525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242253A Pending JPH0583111A (ja) | 1991-09-24 | 1991-09-24 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003512753A (ja) * | 1999-10-15 | 2003-04-02 | インテル・コーポレーション | 補償済みバッファを制御する方法および装置 |
| US6829316B1 (en) | 1998-04-28 | 2004-12-07 | Matsushita Electric Industrial Co., Ltd. | Input circuit and output circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247919A (ja) * | 1988-08-08 | 1990-02-16 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH03207118A (ja) * | 1990-01-09 | 1991-09-10 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1991
- 1991-09-24 JP JP3242253A patent/JPH0583111A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247919A (ja) * | 1988-08-08 | 1990-02-16 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH03207118A (ja) * | 1990-01-09 | 1991-09-10 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829316B1 (en) | 1998-04-28 | 2004-12-07 | Matsushita Electric Industrial Co., Ltd. | Input circuit and output circuit |
| US7149267B2 (en) | 1998-04-28 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Input circuit and output circuit |
| JP2003512753A (ja) * | 1999-10-15 | 2003-04-02 | インテル・コーポレーション | 補償済みバッファを制御する方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |