JPH0247919A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0247919A JPH0247919A JP63197707A JP19770788A JPH0247919A JP H0247919 A JPH0247919 A JP H0247919A JP 63197707 A JP63197707 A JP 63197707A JP 19770788 A JP19770788 A JP 19770788A JP H0247919 A JPH0247919 A JP H0247919A
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- Japan
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- circuit
- turned
- output
- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
本発明の一実施例 （第１．２図）発明の効果
〔概要〕
半導体集積回路装置に関し、
所定の命令コードにより出力回路の駆動能力を容易に変
えて性能向上を図ることのできる半導体集積回路装置を
提供することを目的とし、外部回路を駆動する出力回路
と、外部回路の駆動能力に対応する制御信号を出力する
制御回路とを具備し、前記出力回路は、その最終段が複
数の出力トランジスタからなり、該制御信号に従って作
動するトランジスタの組合わせを変えて外部回路の駆動
能力を変えるように構成する。
えて性能向上を図ることのできる半導体集積回路装置を
提供することを目的とし、外部回路を駆動する出力回路
と、外部回路の駆動能力に対応する制御信号を出力する
制御回路とを具備し、前記出力回路は、その最終段が複
数の出力トランジスタからなり、該制御信号に従って作
動するトランジスタの組合わせを変えて外部回路の駆動
能力を変えるように構成する。
本発明は、半導体集積回路装置に係り、詳しくは、駆動
能力をコントロールできる半導体集積回路装置に関する
。
能力をコントロールできる半導体集積回路装置に関する
。
ＩＣの分野における論理回路ではＴＴＬが主流を占め、
内部論理はＭＯ３素子で構成されているるものも殆どは
ＴＴＬ ＩＣからの入力あるいはＴＴＬ ＩＣの駆
動を念頭において設計される。
内部論理はＭＯ３素子で構成されているるものも殆どは
ＴＴＬ ＩＣからの入力あるいはＴＴＬ ＩＣの駆
動を念頭において設計される。
この場合、特に駆動能力はノイズとの関連もあり、ＩＣ
の設計段階から考えなければならない重要な事項の１つ
となっている。
の設計段階から考えなければならない重要な事項の１つ
となっている。
従来の半導体集積回路装置、例えばワンチップマイクロ
コンピュータでは回路の設計段階で出力回路のトランジ
スタの大きさを使用条件に応じて一律に決定し、駆動能
力は一定となっていた。−般に、駆動能力はトランジス
タの大きさによって異なり、トランジスタが大きければ
駆動能力も大きい、一方、駆動能力を大きくすると、ノ
イズが乗りやすいというデメリットもあり、ノイズを抑
制するには駆動能力を小さくする必要がある。特に、出
力信号が“Ｈ”から“Ｌ”に立下るとき発生するオーバ
シュートはいわゆるグリッジを生じ、後段にも影響を与
えるので好ましくないノイズとなる。したがって、従来
の技術では両者を考慮し、使用上の条件が同一であれば
、設計段階でトランジスタの大きさを所定の値に決めて
いた。
コンピュータでは回路の設計段階で出力回路のトランジ
スタの大きさを使用条件に応じて一律に決定し、駆動能
力は一定となっていた。−般に、駆動能力はトランジス
タの大きさによって異なり、トランジスタが大きければ
駆動能力も大きい、一方、駆動能力を大きくすると、ノ
イズが乗りやすいというデメリットもあり、ノイズを抑
制するには駆動能力を小さくする必要がある。特に、出
力信号が“Ｈ”から“Ｌ”に立下るとき発生するオーバ
シュートはいわゆるグリッジを生じ、後段にも影響を与
えるので好ましくないノイズとなる。したがって、従来
の技術では両者を考慮し、使用上の条件が同一であれば
、設計段階でトランジスタの大きさを所定の値に決めて
いた。
しかしながら、このような従来のマイクロコンピュータ
にあっては、設計段階でトランジスタの能力が決定され
、変えることができない構成となっていたため、ユーザ
の使い道が限られてしまい、広範囲な使用要求に沿い難
いという問題点があった０例えば、製造が終了した後で
あっても、トランジスタ駆動能力を変えることができれ
ば、ノイズとの関連で使用の用途が大きく広がり、性能
向上につながる。
にあっては、設計段階でトランジスタの能力が決定され
、変えることができない構成となっていたため、ユーザ
の使い道が限られてしまい、広範囲な使用要求に沿い難
いという問題点があった０例えば、製造が終了した後で
あっても、トランジスタ駆動能力を変えることができれ
ば、ノイズとの関連で使用の用途が大きく広がり、性能
向上につながる。
そこで本発明は、所定の命令コードにより出力回路の駆
動能力を容易に変えて性能向上を図ることのできる半導
体集積回路装置を提供することを目的としている。
動能力を容易に変えて性能向上を図ることのできる半導
体集積回路装置を提供することを目的としている。
力を可変とする。
したがって、駆動能力が容易に変えられ、性能が向上す
る。
る。
本発明による半導体集積回路装置は上記目的達成のため
、所定の命令コードにより出力回路の駆動能力を容易に
変えて性能向上を図ることのできる半導体集積回路装置
を提供することを目的とし、外部回路を駆動する出力回
路と、外部回路の駆動能力に対応する制御信号を出力す
る制御回路とを具備し、前記出力回路は、その最終段が
複数の出力トランジスタからなり、該制御信号に従って
作動するトランジスタの組合わせを変えて外部回路の駆
動能力を変えるようにしている。
、所定の命令コードにより出力回路の駆動能力を容易に
変えて性能向上を図ることのできる半導体集積回路装置
を提供することを目的とし、外部回路を駆動する出力回
路と、外部回路の駆動能力に対応する制御信号を出力す
る制御回路とを具備し、前記出力回路は、その最終段が
複数の出力トランジスタからなり、該制御信号に従って
作動するトランジスタの組合わせを変えて外部回路の駆
動能力を変えるようにしている。
本発明では、制御回路から所定の命令コードが出力され
ると、出力回路は最終段の複数のトランジスタの作動の
組合せを変えて外部回路の駆動能〔実施例〕 以下、本発明を図面に基づいて説明する。
ると、出力回路は最終段の複数のトランジスタの作動の
組合せを変えて外部回路の駆動能〔実施例〕 以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、特にワンチップマイクロコンピュー
タに適用した例である。まず、構成を説明する。第１図
において、１はワンチップのマイクロコンビ二一夕であ
り、マイクロコンピュータ１はＣＰＵ２、ＲＯＭ３、Ｒ
ＡＭ４、ＩＰＬ Ａ （Ｉｎｓ−ｔｒｕｃｔｉｏｎ Ｐ
ｒｏｇｒａｍ Ｌｏｇｉｃ Ａｒｒｒａｙ） ５および
出力ボート回路６〜８を含んで構成される。
例を示す図であり、特にワンチップマイクロコンピュー
タに適用した例である。まず、構成を説明する。第１図
において、１はワンチップのマイクロコンビ二一夕であ
り、マイクロコンピュータ１はＣＰＵ２、ＲＯＭ３、Ｒ
ＡＭ４、ＩＰＬ Ａ （Ｉｎｓ−ｔｒｕｃｔｉｏｎ Ｐ
ｒｏｇｒａｍ Ｌｏｇｉｃ Ａｒｒｒａｙ） ５および
出力ボート回路６〜８を含んで構成される。
ＣＰＵ２はＲＯＭ３に書き込まれている命令コードをＩ
ＰＬＡ５によりデコードして必要な演算処理を実行し、
必要に応じてＩ ＰＬＡ５から命令（Ｉ）、（ＩＩ）を
それぞれパスライン９．１０を通して出力ボート回路（
出力回路に相当）６〜８に出力する。ＲＡＭ４はＣＰＵ
２の処理に必要なプログラムの格納や、データの一時記
憶等を行う。
ＰＬＡ５によりデコードして必要な演算処理を実行し、
必要に応じてＩ ＰＬＡ５から命令（Ｉ）、（ＩＩ）を
それぞれパスライン９．１０を通して出力ボート回路（
出力回路に相当）６〜８に出力する。ＲＡＭ４はＣＰＵ
２の処理に必要なプログラムの格納や、データの一時記
憶等を行う。
出力ポート回路６〜８はＩＰＬＡ５からの命令（１）（
Ｉｆ）に基づいて演算結果に対応する２値レベルの信号
を外部に出力する回路であり、その駆動能力は２段階へ
制御可能である。上記ＣＰＵ２、ＲＯＭ３、ＲＡＭ４お
よびＩＰＬＡ５は全体として制御回路１１を構成する。
Ｉｆ）に基づいて演算結果に対応する２値レベルの信号
を外部に出力する回路であり、その駆動能力は２段階へ
制御可能である。上記ＣＰＵ２、ＲＯＭ３、ＲＡＭ４お
よびＩＰＬＡ５は全体として制御回路１１を構成する。
ここで、出力ポート回路６〜８は何れも同一の回路であ
り、そのうちの１つ出力ポート回路６を詳細に示すと、
第２図のように表される。第２図において、出力ポート
回路６はＮＯＲゲート２０を構成するＰＭＯ３）ランジ
スタ（以下、ＰＭＯ３という）２１．２２およびＮＭＯ
３トランジスタ（以下、ＮＭＯ３という）２３．２４と
、インバータ２５を構成するＰＭＯ３２６およびＮＭＯ
Ｓ２７と、出力トランジスタとしてのＮＭＯＳ２８．２
９と、出力パット３０とからなる。ＮＯＲゲート２０は
命令（１）、（ｎ）のノア論理をインバータ２５に出力
し、インバータ２５は該ノア論理を反転した信号をＮＭ
ＯＳ２８のゲートに供給する。また、ＮＭＯＳ２９のゲ
ートには命令（ＩＩ）が供給されており、ＮＭＯＳ２８
．２９はゲート供給信号のレベルに従ってオン／オフし
、出力パッド３０に論理を伝達する。この場合、ＮＭＯ
３２ＢはＮＭＯＳ２９よりも駆動能力の大きいものが用
いられている。命令（Ｉ）、（ＩＩ）は共にハイアクテ
ィブであり、命令（Ｉ）が出力ポート回路６に伝達され
るとＮＭＯＳ２８のみがオンし、命令（Ｉｔ）が伝達さ
れるとＮＭＯＳ２８．２９が両方ともオンする。
り、そのうちの１つ出力ポート回路６を詳細に示すと、
第２図のように表される。第２図において、出力ポート
回路６はＮＯＲゲート２０を構成するＰＭＯ３）ランジ
スタ（以下、ＰＭＯ３という）２１．２２およびＮＭＯ
３トランジスタ（以下、ＮＭＯ３という）２３．２４と
、インバータ２５を構成するＰＭＯ３２６およびＮＭＯ
Ｓ２７と、出力トランジスタとしてのＮＭＯＳ２８．２
９と、出力パット３０とからなる。ＮＯＲゲート２０は
命令（１）、（ｎ）のノア論理をインバータ２５に出力
し、インバータ２５は該ノア論理を反転した信号をＮＭ
ＯＳ２８のゲートに供給する。また、ＮＭＯＳ２９のゲ
ートには命令（ＩＩ）が供給されており、ＮＭＯＳ２８
．２９はゲート供給信号のレベルに従ってオン／オフし
、出力パッド３０に論理を伝達する。この場合、ＮＭＯ
３２ＢはＮＭＯＳ２９よりも駆動能力の大きいものが用
いられている。命令（Ｉ）、（ＩＩ）は共にハイアクテ
ィブであり、命令（Ｉ）が出力ポート回路６に伝達され
るとＮＭＯＳ２８のみがオンし、命令（Ｉｔ）が伝達さ
れるとＮＭＯＳ２８．２９が両方ともオンする。
以上の構成において、ＣＰＵ２の処理要求に基づきＲＯ
Ｍ３に書き込まれている命令コードはＩＰＬＡ５により
デコードされて必要な演算が行われ、ＩＰＬＡ５から命
令（１）又は（ＩＩ）が適宜出力ボート回路６〜８に送
られる。説明の都合上出力ボート回路６を例にとると、
いま命令（１）がＩＰＬＡ５から出力ポート回路６に供
給された場合、ＮＯＲゲート２０ではＰＭＯ３２１、Ｐ
ＭＯ３２２およびＮＭＯＳ２４がオフ、ＮＭｏＳ２３が
オンとなってインバータ２５に′″Ｌ′″Ｌ′″信号れ
、これが反転しＨ”信号としてＮＭＯ３２Ｂのゲートに
印加される。このとき、ＮＭＯＳ２９のゲートは”Ｌ”
レベルにある。このため、ＮＭＯＳ２８がオンして“Ｌ
”レベルの論理が出力パッド３０から外部のデバイス（
外部回路に相当）に伝達され、ＮＭＯ３２Ｂの駆動能力
で外部のデバイスが駆動される。
Ｍ３に書き込まれている命令コードはＩＰＬＡ５により
デコードされて必要な演算が行われ、ＩＰＬＡ５から命
令（１）又は（ＩＩ）が適宜出力ボート回路６〜８に送
られる。説明の都合上出力ボート回路６を例にとると、
いま命令（１）がＩＰＬＡ５から出力ポート回路６に供
給された場合、ＮＯＲゲート２０ではＰＭＯ３２１、Ｐ
ＭＯ３２２およびＮＭＯＳ２４がオフ、ＮＭｏＳ２３が
オンとなってインバータ２５に′″Ｌ′″Ｌ′″信号れ
、これが反転しＨ”信号としてＮＭＯ３２Ｂのゲートに
印加される。このとき、ＮＭＯＳ２９のゲートは”Ｌ”
レベルにある。このため、ＮＭＯＳ２８がオンして“Ｌ
”レベルの論理が出力パッド３０から外部のデバイス（
外部回路に相当）に伝達され、ＮＭＯ３２Ｂの駆動能力
で外部のデバイスが駆動される。
一方、命令（ｎ）が出力ポート回路６に供給された場合
、ＮＯＲゲート２０ではＰＭＯ３２２およびＮＭＯＳ２
４がオン、ＰＭＯ３２１およびＮＭＯＳ２３がオフとな
ってインバータ２５にＬ”信号が伝達されるが、結局、
上述の例と同様にＮＭＯ３２Ｂがオンする。また、ＮＭ
ＯＳ２９のゲートにも命令（ｎ）がアクティブとなって
Ｈ”信号が供給されるため、ＮＭＯＳ２９がオンする。
、ＮＯＲゲート２０ではＰＭＯ３２２およびＮＭＯＳ２
４がオン、ＰＭＯ３２１およびＮＭＯＳ２３がオフとな
ってインバータ２５にＬ”信号が伝達されるが、結局、
上述の例と同様にＮＭＯ３２Ｂがオンする。また、ＮＭ
ＯＳ２９のゲートにも命令（ｎ）がアクティブとなって
Ｈ”信号が供給されるため、ＮＭＯＳ２９がオンする。
これにより、ＮＭＯＳ２８．２９が共にオンして外部の
デバイスが大きい駆動能力で駆動される。
デバイスが大きい駆動能力で駆動される。
このように、命令（１）のときはＮＭＯ３２Ｂのみがオ
ンして駆動能力が小さく、命令（ＩＩ）のときはＮＭＯ
３２Ｂ、２９が両方共オンして駆動能力が大きくなる。
ンして駆動能力が小さく、命令（ＩＩ）のときはＮＭＯ
３２Ｂ、２９が両方共オンして駆動能力が大きくなる。
したがって、命令（１）では処理のスピードは遅いが、
ノイズが少な（なる、一方、命令（ＩＩ）ではスピード
は速いがノイズは多くなる。よって、外部のデバイスに
よって処理スピードとノイズ許容度とを適切に使い分け
れば、ユーザの要求に沿った広範囲を使用が可能になり
、性能向上を図ることができる。
ノイズが少な（なる、一方、命令（ＩＩ）ではスピード
は速いがノイズは多くなる。よって、外部のデバイスに
よって処理スピードとノイズ許容度とを適切に使い分け
れば、ユーザの要求に沿った広範囲を使用が可能になり
、性能向上を図ることができる。
なお、上記実施例では２通りの命令を用いて駆動能力を
２段階に変えているが、これに限るものではな（、例え
ば３通り以上の命令により能動能力を３段階以上に変え
ることもできる。
２段階に変えているが、これに限るものではな（、例え
ば３通り以上の命令により能動能力を３段階以上に変え
ることもできる。
また、上記実施例では出力レベルをプルダウンする例で
あり、これは特にプルダウンするときにグリッジが生じ
昌いという事情を考慮し、このような適用例が多いもの
であるが、本発明はプルアップする場合にも適用は可能
である。また、プルダウン、プルアップの両方を行う場
合にも勿論適用できる。
あり、これは特にプルダウンするときにグリッジが生じ
昌いという事情を考慮し、このような適用例が多いもの
であるが、本発明はプルアップする場合にも適用は可能
である。また、プルダウン、プルアップの両方を行う場
合にも勿論適用できる。
さらに、本発明はマイクロコンピュータに限らず、他の
デバイスにも適用できる。
デバイスにも適用できる。
本発明によれば、所定の命令により出力回路の駆動能力
を容易に変えることができ、ユーザの広範囲な使用要求
に沿って性能向上を図ることができる。
を容易に変えることができ、ユーザの広範囲な使用要求
に沿って性能向上を図ることができる。
第１．２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第１図はその全体構成図、 第２図はその出力ポート回路の一例を示す図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ。 ３・・・・・・ＲＯＭ。 ４・・・・・・ＲＡＭ。 ５・・・・・・ＩＰＬＡ。 ６〜８・・・・・・出力ポート回路（出力回路）、１１
・・・・・・制御回路。 】 、マイクロコンビ二−り ５ °１ｐＬＡ２ ：Ｃ
ＰＵ ６〜８ ：出力ポート回路（出
力回路）３：ＲＯＭ １１：制御回路
４ ° ＲＡＭ −実方ジ伊ｊＯ会刷稗和氏回 第１図
例を示す図であり、 第１図はその全体構成図、 第２図はその出力ポート回路の一例を示す図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ。 ３・・・・・・ＲＯＭ。 ４・・・・・・ＲＡＭ。 ５・・・・・・ＩＰＬＡ。 ６〜８・・・・・・出力ポート回路（出力回路）、１１
・・・・・・制御回路。 】 、マイクロコンビ二−り ５ °１ｐＬＡ２ ：Ｃ
ＰＵ ６〜８ ：出力ポート回路（出
力回路）３：ＲＯＭ １１：制御回路
４ ° ＲＡＭ −実方ジ伊ｊＯ会刷稗和氏回 第１図
Claims (1)
- 【特許請求の範囲】 外部回路を駆動する出力回路と、 外部回路の駆動能力に対応する制御信号を出力する制御
回路とを具備し、 前記出力回路は、その最終段が複数の出力トランジスタ
からなり、該制御信号に従って作動するトランジスタの
組合わせを変えて外部回路の駆動能力を変えるように構
成されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197707A JPH0247919A (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197707A JPH0247919A (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247919A true JPH0247919A (ja) | 1990-02-16 |
Family
ID=16379022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63197707A Pending JPH0247919A (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583111A (ja) * | 1991-09-24 | 1993-04-02 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓ集積回路 |
-
1988
- 1988-08-08 JP JP63197707A patent/JPH0247919A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583111A (ja) * | 1991-09-24 | 1993-04-02 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓ集積回路 |
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