JPH0584064B2 - - Google Patents
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- JPH0584064B2 JPH0584064B2 JP59178651A JP17865184A JPH0584064B2 JP H0584064 B2 JPH0584064 B2 JP H0584064B2 JP 59178651 A JP59178651 A JP 59178651A JP 17865184 A JP17865184 A JP 17865184A JP H0584064 B2 JPH0584064 B2 JP H0584064B2
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- Japan
- Prior art keywords
- film
- conductivity type
- impurity
- region
- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型半導体装置の製造方法に関
し、特にｎチヤンネル、ｐチヤンネルトランジス
タのソース、ドレイン領域の形成工程を改良した
相補型半導体装置の製造方法に係わる。
し、特にｎチヤンネル、ｐチヤンネルトランジス
タのソース、ドレイン領域の形成工程を改良した
相補型半導体装置の製造方法に係わる。
周知の如く、相補型MOS半導体装置（以下
CMOSと略す）は同一基板上にｎチヤンネルト
ランジスタとｐチヤンネルトランジスタが形成さ
れたものである。最近のCMOSは、急速に微細
化技術が確立され、これに伴つて高性能化、高集
積化が達成されている。具体的には、チヤンネル
長が1μｍ以下のCMOSが開発されつつある。こ
うした微細なCMOSでは、ソース、ドレイン領
域間の電界（特にｎチヤンネルトランジスタにお
けるソース、ドレイン領域間の電界）が非常に大
きくなり、この高電界中で生成される電子・正孔
に起因する問題が発生する。例えば、ゲート酸化
膜中に注入された電子による閾値電圧の変動（上
昇）と、半導体基板中に注入される正孔による基
板電流の異常な増加が挙げられる。
CMOSと略す）は同一基板上にｎチヤンネルト
ランジスタとｐチヤンネルトランジスタが形成さ
れたものである。最近のCMOSは、急速に微細
化技術が確立され、これに伴つて高性能化、高集
積化が達成されている。具体的には、チヤンネル
長が1μｍ以下のCMOSが開発されつつある。こ
うした微細なCMOSでは、ソース、ドレイン領
域間の電界（特にｎチヤンネルトランジスタにお
けるソース、ドレイン領域間の電界）が非常に大
きくなり、この高電界中で生成される電子・正孔
に起因する問題が発生する。例えば、ゲート酸化
膜中に注入された電子による閾値電圧の変動（上
昇）と、半導体基板中に注入される正孔による基
板電流の異常な増加が挙げられる。
このようなことから、従来、ソース、ドレイン
領域間の高電界を緩和した構造のCMOSの製造
方法が提案されている。これを第２図ａ〜ｇを参
照して以下に説明する。
領域間の高電界を緩和した構造のCMOSの製造
方法が提案されている。これを第２図ａ〜ｇを参
照して以下に説明する。
まず、結晶方位（100）のｎ型シリコン基板１
にｐ型半導体層（ｐ−ウエル）２を選択的に形成
する。つづいて、前記基板１及びｐ−ウエル２に
素子分離領域としてのフイールド酸化膜３を形成
した後、該フイールド酸化膜３で分離された基板
１及びｐウエル２の島状の素子領域に酸化膜を形
成する。ひきつづき、全面に例えばリンドープ多
結晶シリコン膜を堆積し、これをパターニングし
て前記各素子領域の酸化膜上にゲート電極４，５
を夫々形成し、該ゲート電極４，５をマスクとし
て酸化膜を選択的のエツチング除去してゲート酸
化膜６，７を形成する（第１図ａ図示）。
にｐ型半導体層（ｐ−ウエル）２を選択的に形成
する。つづいて、前記基板１及びｐ−ウエル２に
素子分離領域としてのフイールド酸化膜３を形成
した後、該フイールド酸化膜３で分離された基板
１及びｐウエル２の島状の素子領域に酸化膜を形
成する。ひきつづき、全面に例えばリンドープ多
結晶シリコン膜を堆積し、これをパターニングし
て前記各素子領域の酸化膜上にゲート電極４，５
を夫々形成し、該ゲート電極４，５をマスクとし
て酸化膜を選択的のエツチング除去してゲート酸
化膜６，７を形成する（第１図ａ図示）。
次いで、写真蝕刻法により基板１の素子領域側
を覆うレジストパターン８を形成した後、該レジ
ストパターン８、ゲート電極４及びフイールド酸
化膜３をマスクとしてｎ型不純物、例えばリンを
加速電圧20keV、ドーズ量１×1013cm-2の条件で
イオン注入して低濃度のリンイオン注入層９1，
９2を形成する（同図ｂ図示）。つづいて、前記レ
ジストパターン８を除去し、再度、写真蝕刻法に
よりｎ−ウエル２側を覆うレジストパターン１０
を形成した後、該レジストパターン１０、ゲート
電極５及びフイールド酸化膜３をマスクとしてｐ
型不純物、例えばボロンを加速電圧40keV、ドー
ズ量１×1015cm-2の条件でイオン注入してボロン
イオン注入層１１1，１１2を形成する（同図ｃ図
示）。
を覆うレジストパターン８を形成した後、該レジ
ストパターン８、ゲート電極４及びフイールド酸
化膜３をマスクとしてｎ型不純物、例えばリンを
加速電圧20keV、ドーズ量１×1013cm-2の条件で
イオン注入して低濃度のリンイオン注入層９1，
９2を形成する（同図ｂ図示）。つづいて、前記レ
ジストパターン８を除去し、再度、写真蝕刻法に
よりｎ−ウエル２側を覆うレジストパターン１０
を形成した後、該レジストパターン１０、ゲート
電極５及びフイールド酸化膜３をマスクとしてｐ
型不純物、例えばボロンを加速電圧40keV、ドー
ズ量１×1015cm-2の条件でイオン注入してボロン
イオン注入層１１1，１１2を形成する（同図ｃ図
示）。
次いで、レジストパターン１０を除去した後、
全面に例えば厚さ4000ÅのCVD−SiO2膜１２を
堆積した後、例えば900℃の窒素雰囲気中で30分
間熱処理する。これにより、同図ｄに示すように
前記リンイオン注入層９1，９2が活性化されて低
濃度のn-型拡散層１３1，１３2が形成され、かつ
前記ボロンイオン注入層１１1，１１2が活性化さ
れてp+型のソース、ドレイン領域１４，１５が
形成される。つづいて、CVD−SiO2膜１２をリ
アクテイブイオンエツチング法（RIE法）により
該CVD−SiO2膜１２の膜厚程度エツチング除去
してゲート電極４及び、ート酸化膜６間門の側面
と、ゲート電極５及びゲート酸化膜７の側面に
夫々SiO2膜１２を残存させて壁体１６を形成す
る（同図ｅ図示）。
全面に例えば厚さ4000ÅのCVD−SiO2膜１２を
堆積した後、例えば900℃の窒素雰囲気中で30分
間熱処理する。これにより、同図ｄに示すように
前記リンイオン注入層９1，９2が活性化されて低
濃度のn-型拡散層１３1，１３2が形成され、かつ
前記ボロンイオン注入層１１1，１１2が活性化さ
れてp+型のソース、ドレイン領域１４，１５が
形成される。つづいて、CVD−SiO2膜１２をリ
アクテイブイオンエツチング法（RIE法）により
該CVD−SiO2膜１２の膜厚程度エツチング除去
してゲート電極４及び、ート酸化膜６間門の側面
と、ゲート電極５及びゲート酸化膜７の側面に
夫々SiO2膜１２を残存させて壁体１６を形成す
る（同図ｅ図示）。
次いで、写真蝕刻法により再度、基板１の素子
領域側を覆うレジストパターン（図示せず）を形
成した後、該レジストパターン、ゲート電極４、
壁体１６及びフイールド酸化膜３をマスクとして
ｎ型不純物、例えば砒素を加速電圧40keV、ドー
ズ量３×1015cm-2の条件でイオン注入する。この
後、レジストパターンを除去し、900℃の窒素雰
囲気中で熱処理を施して前記砒素イオン注入層を
活性化して高濃度のn+型拡散層１７1，１７2を形
成する。これにより、n-型拡散層１３1及びn+型
拡散層１７1からなるソース領域１８が形成され
ると共に、前記n-型拡散層１３2及びn+型拡散層
１７2からなるドレイン領域１９が形成される。
つづいて、全面にSiO2膜２０を堆積し、コンタ
クトホール２１を開孔し、該SiO2膜２０上にAl
膜を蒸着し、これをパターニングして前記ｎ型の
ソース領域１８とコンタクトホール２１を通して
接続するAl配線２２、前記ドレイン領域１５，
１９とコンタクトホール２１，２１を通して共通
に接続されたAl配線２３及び前記p+型ソース領
域１４とコンタクトホールを通して接続された
Al配線２４を夫々形成してCMOSを製造する
（同図ｇ図示）。
領域側を覆うレジストパターン（図示せず）を形
成した後、該レジストパターン、ゲート電極４、
壁体１６及びフイールド酸化膜３をマスクとして
ｎ型不純物、例えば砒素を加速電圧40keV、ドー
ズ量３×1015cm-2の条件でイオン注入する。この
後、レジストパターンを除去し、900℃の窒素雰
囲気中で熱処理を施して前記砒素イオン注入層を
活性化して高濃度のn+型拡散層１７1，１７2を形
成する。これにより、n-型拡散層１３1及びn+型
拡散層１７1からなるソース領域１８が形成され
ると共に、前記n-型拡散層１３2及びn+型拡散層
１７2からなるドレイン領域１９が形成される。
つづいて、全面にSiO2膜２０を堆積し、コンタ
クトホール２１を開孔し、該SiO2膜２０上にAl
膜を蒸着し、これをパターニングして前記ｎ型の
ソース領域１８とコンタクトホール２１を通して
接続するAl配線２２、前記ドレイン領域１５，
１９とコンタクトホール２１，２１を通して共通
に接続されたAl配線２３及び前記p+型ソース領
域１４とコンタクトホールを通して接続された
Al配線２４を夫々形成してCMOSを製造する
（同図ｇ図示）。
上述した従来の方法によれば、ｎチヤンネルト
ランジスタにはゲート電極４近傍に位置する低濃
度のｎ−型拡散層１３1と同電極４から遠ざかる
部分に高濃度のn+型拡散層１７1とからなるソー
ス領域１８、並びにゲート電極４近傍に位置する
低濃度のn-型拡散層１３2と同電極４から遠ざか
る部分に高濃度のn+型拡散層１７2とからなるド
レイン領域１９が形成されているため、いわゆる
LDD構造をなし、前述したソース、ドレイン領
域間への高電界の発生を抑制できる。
ランジスタにはゲート電極４近傍に位置する低濃
度のｎ−型拡散層１３1と同電極４から遠ざかる
部分に高濃度のn+型拡散層１７1とからなるソー
ス領域１８、並びにゲート電極４近傍に位置する
低濃度のn-型拡散層１３2と同電極４から遠ざか
る部分に高濃度のn+型拡散層１７2とからなるド
レイン領域１９が形成されているため、いわゆる
LDD構造をなし、前述したソース、ドレイン領
域間への高電界の発生を抑制できる。
しかしながら、上述した従来法にあつては以下
に列挙する種々の問題があつた。
に列挙する種々の問題があつた。
(イ) 前記第２図ｄの工程において、CVD−SiO2
膜１２をRIE法によりその膜厚程度エツチング
してゲート電極４，５の側面に壁体１６を形成
する際、フイールド酸化膜３がオーバーエツチ
ングされて膜減りを生じる。その結果、第３図
に示すようにCMOS間を分離するフイールド
酸化膜３の幅が減少し、これに伴つてn+層25
−n+層２５間の距離がRIE法の処理前の長さＬ
から長さLeに減少し、耐圧低下を招く。
膜１２をRIE法によりその膜厚程度エツチング
してゲート電極４，５の側面に壁体１６を形成
する際、フイールド酸化膜３がオーバーエツチ
ングされて膜減りを生じる。その結果、第３図
に示すようにCMOS間を分離するフイールド
酸化膜３の幅が減少し、これに伴つてn+層25
−n+層２５間の距離がRIE法の処理前の長さＬ
から長さLeに減少し、耐圧低下を招く。
(ロ) 壁体１６を形成をRIE法により行なうため、
その形成時にソース、ドレイン領域が作られる
シリコン基板１やｐウエル２の表面がイオンに
より損傷を受け、素子特性を著しく低下させ
る。
その形成時にソース、ドレイン領域が作られる
シリコン基板１やｐウエル２の表面がイオンに
より損傷を受け、素子特性を著しく低下させ
る。
(ハ) ゲート電極４，５をマスクとして酸化膜を選
択的にエツチングしてゲート酸化膜６，７を形
成する際、ゲート酸化膜にアンダーカツトが生
じ、ゲート電極とソース、ドレイン領域間の耐
圧が低下し、信頼性上、問題となる。
択的にエツチングしてゲート酸化膜６，７を形
成する際、ゲート酸化膜にアンダーカツトが生
じ、ゲート電極とソース、ドレイン領域間の耐
圧が低下し、信頼性上、問題となる。
(ニ) 上記方法では、ｐチヤンネルトランジスタの
ソース、ドレイン領域１４，１５のオフセツト
化を回避するため、該ソース、ドレイン領域１
４，１５をゲート電極４，５の側面に壁体１６
を形成する前に形成している。このため、p+
型のソース、ドレイン領域１４，１５を形成し
た後においても、n+型拡散層１７1，１７2を形
成するための高温熱処理を受けるので、該ソー
ス、ドレイン領域が再拡散して接合深さが深く
なり、ｐチヤンネルトランジスタのシヨートチ
ヤンネル効果が顕著となり、閾値電圧の変動等
を招く。なお、前記p+型のソース、ドレイン
領域１４，１５の再拡散を防止するために、
CVD−SiO2かならる壁体１６を除去した後、
ｐ型不純物をイオン注入してp+型のソース、
ドレイン領域を形成する方法も考えられる。し
かしながら、かかる方法ではCVD−SiO2の壁
体１６を除去する際にフイールド酸化膜３がエ
ツチングされて膜減りを生じ、前記(イ)と同様な
問題が起こる。
ソース、ドレイン領域１４，１５のオフセツト
化を回避するため、該ソース、ドレイン領域１
４，１５をゲート電極４，５の側面に壁体１６
を形成する前に形成している。このため、p+
型のソース、ドレイン領域１４，１５を形成し
た後においても、n+型拡散層１７1，１７2を形
成するための高温熱処理を受けるので、該ソー
ス、ドレイン領域が再拡散して接合深さが深く
なり、ｐチヤンネルトランジスタのシヨートチ
ヤンネル効果が顕著となり、閾値電圧の変動等
を招く。なお、前記p+型のソース、ドレイン
領域１４，１５の再拡散を防止するために、
CVD−SiO2かならる壁体１６を除去した後、
ｐ型不純物をイオン注入してp+型のソース、
ドレイン領域を形成する方法も考えられる。し
かしながら、かかる方法ではCVD−SiO2の壁
体１６を除去する際にフイールド酸化膜３がエ
ツチングされて膜減りを生じ、前記(イ)と同様な
問題が起こる。
本発明は、ｎチヤンネルトランジスタがLDD
構造をなすと共に、n+−n+型高濃度不純物層間
の耐圧低下、ゲート電極とソース、ドレイン領域
間の耐圧低下、及び半導体基板表面のイオンによ
る損傷を解消し、更にｐチヤンネルトランジスタ
の閾値電圧の変動乃至低下を防止した高性能、高
信頼性の相補型半導体装置の製造方法を提供しよ
うとするものである。
構造をなすと共に、n+−n+型高濃度不純物層間
の耐圧低下、ゲート電極とソース、ドレイン領域
間の耐圧低下、及び半導体基板表面のイオンによ
る損傷を解消し、更にｐチヤンネルトランジスタ
の閾値電圧の変動乃至低下を防止した高性能、高
信頼性の相補型半導体装置の製造方法を提供しよ
うとするものである。
本発明は、一導電型の半導体基板に、該基板と
反対導電型の半導体層を選択的に形成する工程
と、前記半導体基板と前記半導体層とに素子分離
領域を形成する工程と、前記素子分離領域で分離
された前記半導体基板および前記半導体層の島状
の素子領域表面に絶縁膜を形成する工程と、前記
各素子領域表面の前記絶縁膜上にゲート電極をそ
れぞれ選択的に形成する工程と、第１導電型の不
純物を前記各ゲート電極および前記素子分離領域
をマスクとして前記各素子領域にドーピングする
工程と、全面に被酸化性膜および被膜を順次堆積
する工程と、前記被膜を前記各ゲート電極側面に
選択的に残存させる工程と、第１導電型の不純物
を前記残存被膜、ゲート電極および素子分離領域
をマスクとして前記不純物と反対導電型の素子領
域に選択的にドービングする工程と、前記残存被
膜を除去する工程と、前記被酸化性膜を酸化膜に
変換する工程と、第２導電型の不純物を少なくと
もゲート電極および素子分離領域をマスクとして
前記不純物と反対導電型の素子領域に選択的にド
ービングする工程とを具備したことを特徴とする
ものである。かかる本発明方法によれば、既述の
如くｎチヤンネルトランジスタがLDD構造をな
すと共に、n+−n+型高濃度不純物層間の耐圧低
下、ゲート電極とソース、ドレイン領域間の耐圧
低下、及び半導体基板表面のイオンによる損傷を
解消し、更にｐチヤンネルトランジスタの閾値電
圧の変動乃至低下を防止した高性能、高信頼性の
相補型半導体装置を得ることができるものであ
る。
反対導電型の半導体層を選択的に形成する工程
と、前記半導体基板と前記半導体層とに素子分離
領域を形成する工程と、前記素子分離領域で分離
された前記半導体基板および前記半導体層の島状
の素子領域表面に絶縁膜を形成する工程と、前記
各素子領域表面の前記絶縁膜上にゲート電極をそ
れぞれ選択的に形成する工程と、第１導電型の不
純物を前記各ゲート電極および前記素子分離領域
をマスクとして前記各素子領域にドーピングする
工程と、全面に被酸化性膜および被膜を順次堆積
する工程と、前記被膜を前記各ゲート電極側面に
選択的に残存させる工程と、第１導電型の不純物
を前記残存被膜、ゲート電極および素子分離領域
をマスクとして前記不純物と反対導電型の素子領
域に選択的にドービングする工程と、前記残存被
膜を除去する工程と、前記被酸化性膜を酸化膜に
変換する工程と、第２導電型の不純物を少なくと
もゲート電極および素子分離領域をマスクとして
前記不純物と反対導電型の素子領域に選択的にド
ービングする工程とを具備したことを特徴とする
ものである。かかる本発明方法によれば、既述の
如くｎチヤンネルトランジスタがLDD構造をな
すと共に、n+−n+型高濃度不純物層間の耐圧低
下、ゲート電極とソース、ドレイン領域間の耐圧
低下、及び半導体基板表面のイオンによる損傷を
解消し、更にｐチヤンネルトランジスタの閾値電
圧の変動乃至低下を防止した高性能、高信頼性の
相補型半導体装置を得ることができるものであ
る。
以下、本発明の実施例を第１ａ〜ｈを参照して
詳細に説明する。
詳細に説明する。
まず、結晶方位（100）ノｎ型シリコン基板１
０１に熱拡散等によりｐ−ウエル１０２を選択的
に形成した後、前記基板１０１及びｐ−１ウエル
１０２に選択酸化法等により素子分離領域として
のフイールド酸化膜１０３を形成した。つづい
て、該フイールド酸化膜１０３で分離された基板
１０１及びｐ−ウエル１０２の島状の素子領域に
酸化膜１０４を形成した後、全面に例えばリンド
ープ多結晶シリコン膜１０５を堆積した（第１図
ａ図示）。
０１に熱拡散等によりｐ−ウエル１０２を選択的
に形成した後、前記基板１０１及びｐ−１ウエル
１０２に選択酸化法等により素子分離領域として
のフイールド酸化膜１０３を形成した。つづい
て、該フイールド酸化膜１０３で分離された基板
１０１及びｐ−ウエル１０２の島状の素子領域に
酸化膜１０４を形成した後、全面に例えばリンド
ープ多結晶シリコン膜１０５を堆積した（第１図
ａ図示）。
次いで、前記多結晶シリコン膜１０５をパター
ニングして前記各素子領域の酸化膜１０４上にゲ
ート電極１０６，１０７を夫々形成した後、前記
各ゲート電極１０６，１０７をマスクとして酸化
膜１０４を選択的のエツチング除去してゲート酸
化膜１０８，１０９を形成した。つづいて、各ゲ
ート電極１０６，１０７及びフイールド酸化膜１
０３をマスクとしてｎ型不純物、例えばリンを加
速電圧20keV、ドーズ量１×1013cm-2の条件でイ
オン注入して低濃度のリンイオン注入層１１０1，
１１０2，１１０3，１１０4を形成した（同図ｂ
図示）。ひきつづき、全面に例えば厚さ300Åの多
結晶シリコン膜１１１、及び例えば厚さ4000Åの
CVD−SiO2膜１１２を順次堆積した後、例えば
900℃の窒素雰囲気中で30分間処理する。これに
より、同図ｃに示すように前記リンイオン注入層
１１０1〜１１０4が活性化されて低濃度のn-型拡
散層１１３1〜１１３4が形成された。この後、前
記CVD−SiO2膜１１２をリアクテイブイオンエ
ツチング法（RIE法）により該CVD−SiO2膜１
１２の膜厚程度エツチング除去してゲート電極１
０６及びゲート酸化膜１０８の側面と、ゲート電
極１０７及びゲート酸化膜１０９の側面に夫々
SiO2膜を残存させて壁体１１４を形成した（同
図ｄ図示）。
ニングして前記各素子領域の酸化膜１０４上にゲ
ート電極１０６，１０７を夫々形成した後、前記
各ゲート電極１０６，１０７をマスクとして酸化
膜１０４を選択的のエツチング除去してゲート酸
化膜１０８，１０９を形成した。つづいて、各ゲ
ート電極１０６，１０７及びフイールド酸化膜１
０３をマスクとしてｎ型不純物、例えばリンを加
速電圧20keV、ドーズ量１×1013cm-2の条件でイ
オン注入して低濃度のリンイオン注入層１１０1，
１１０2，１１０3，１１０4を形成した（同図ｂ
図示）。ひきつづき、全面に例えば厚さ300Åの多
結晶シリコン膜１１１、及び例えば厚さ4000Åの
CVD−SiO2膜１１２を順次堆積した後、例えば
900℃の窒素雰囲気中で30分間処理する。これに
より、同図ｃに示すように前記リンイオン注入層
１１０1〜１１０4が活性化されて低濃度のn-型拡
散層１１３1〜１１３4が形成された。この後、前
記CVD−SiO2膜１１２をリアクテイブイオンエ
ツチング法（RIE法）により該CVD−SiO2膜１
１２の膜厚程度エツチング除去してゲート電極１
０６及びゲート酸化膜１０８の側面と、ゲート電
極１０７及びゲート酸化膜１０９の側面に夫々
SiO2膜を残存させて壁体１１４を形成した（同
図ｄ図示）。
次いで、写真蝕刻法により基板１０１の素子領
域側を覆うレジストパターン（図示せず）を形成
した後、該レジストパターン、ｐ−ウエル１０２
側のゲート電極１０６、壁体１１４及びフイール
ド酸化膜１０３をマスクとしてｎ型不純物、例え
ば砒素を加速電圧40keV、ドーズ量３×1015cm-2
の条件でイオン注入した。この後、レジストパタ
ーンを除去し、900℃の窒素雰囲気中で熱処理を
施して前記砒素イオン注入層を活性化して高濃度
のn+型拡散層１１５1，１１５2を形成した。これ
により、同図ｅに示すようにn-型拡散層１１３1
及びn+型拡散層１１５1からなるソース領域１１
６が形成されると共に、前記n-型拡散層１１３2
及びn+型拡散層１１５2からなるドレイン領域１
１７が形成された。
域側を覆うレジストパターン（図示せず）を形成
した後、該レジストパターン、ｐ−ウエル１０２
側のゲート電極１０６、壁体１１４及びフイール
ド酸化膜１０３をマスクとしてｎ型不純物、例え
ば砒素を加速電圧40keV、ドーズ量３×1015cm-2
の条件でイオン注入した。この後、レジストパタ
ーンを除去し、900℃の窒素雰囲気中で熱処理を
施して前記砒素イオン注入層を活性化して高濃度
のn+型拡散層１１５1，１１５2を形成した。これ
により、同図ｅに示すようにn-型拡散層１１３1
及びn+型拡散層１１５1からなるソース領域１１
６が形成されると共に、前記n-型拡散層１１３2
及びn+型拡散層１１５2からなるドレイン領域１
１７が形成された。
次いで、同図ｆに示すように壁体１１４を除去
した後、熱酸化処理を施して前記多結晶シリコン
膜１１１を酸化膜１１８に変換した。つづいて、
写真蝕刻法によりｐ−ウエル１０２側を覆うレジ
ストパターン（図示せず）を形成した後、該レジ
ストパターン、ゲート電極１０７及びフイールド
酸化膜１０３をマスクしてｐ型不純物、例えばボ
ロンを加速電圧40keV、ドーズ量１×1015cm-2の
条件で該基板１０１のn-型拡散層１１３3，１１
３4にイオン注入した。この後、レジストパター
ンを除去し、例えば900℃で熱処理を施してボロ
ンイオン注入層を活性化して基板１０１の素子領
域にp+型のソース、ドレイン領域１１９，１２
０を形成した（同図ｇ図示）。
した後、熱酸化処理を施して前記多結晶シリコン
膜１１１を酸化膜１１８に変換した。つづいて、
写真蝕刻法によりｐ−ウエル１０２側を覆うレジ
ストパターン（図示せず）を形成した後、該レジ
ストパターン、ゲート電極１０７及びフイールド
酸化膜１０３をマスクしてｐ型不純物、例えばボ
ロンを加速電圧40keV、ドーズ量１×1015cm-2の
条件で該基板１０１のn-型拡散層１１３3，１１
３4にイオン注入した。この後、レジストパター
ンを除去し、例えば900℃で熱処理を施してボロ
ンイオン注入層を活性化して基板１０１の素子領
域にp+型のソース、ドレイン領域１１９，１２
０を形成した（同図ｇ図示）。
次いで、全面にSiO2膜１２１を堆積し、コン
タクトホール１２２を開孔し、該SiO2膜１２１
上にAl膜を蒸着し、これをパターニングして前
記ｎ型のソース領域１１６とコンタクトホール１
２２を通して接続するAl配線１２３、前記ドレ
イン領域１１７，１２０とコンタクトホール１２
２，１２２を通して共通に接続されたAl配線１
２４及び前記p+型ソース領域１１９とコンタク
トホール１２２を通して接続されたAl配線１２
５を夫々形成してCMOSを製造する（同図ｈ図
示）。
タクトホール１２２を開孔し、該SiO2膜１２１
上にAl膜を蒸着し、これをパターニングして前
記ｎ型のソース領域１１６とコンタクトホール１
２２を通して接続するAl配線１２３、前記ドレ
イン領域１１７，１２０とコンタクトホール１２
２，１２２を通して共通に接続されたAl配線１
２４及び前記p+型ソース領域１１９とコンタク
トホール１２２を通して接続されたAl配線１２
５を夫々形成してCMOSを製造する（同図ｈ図
示）。
しかして、本発明によればCVD−SiO2膜１１
２をRIE法によりエツチングし、ゲート電極１０
６，１０７の側面にCVD−SiO2を残存させて壁
体１１４を形成する際、CVD−SiO2膜１１２の
下に多結晶シリコン膜１１１を形成している。そ
の結果、該多結晶シリコン膜１１１がストツパと
して作用するため、フイールド酸化膜１０３の膜
減りを防止できると共に、RIE法でのイオンによ
る基板１０１及びｐ−ウエル１０２表面の損傷を
防止でき、高信頼性のCMOSを得ることができ
る。
２をRIE法によりエツチングし、ゲート電極１０
６，１０７の側面にCVD−SiO2を残存させて壁
体１１４を形成する際、CVD−SiO2膜１１２の
下に多結晶シリコン膜１１１を形成している。そ
の結果、該多結晶シリコン膜１１１がストツパと
して作用するため、フイールド酸化膜１０３の膜
減りを防止できると共に、RIE法でのイオンによ
る基板１０１及びｐ−ウエル１０２表面の損傷を
防止でき、高信頼性のCMOSを得ることができ
る。
また、ゲート電極１０６，１０７をマスクとし
て酸化膜１０４をエツチングする際に生じたゲー
ト酸化膜１０８，１０９のアンダーカツトは、多
結晶シリコン膜１１１を熱酸化して変換された酸
化膜１１８によつて埋められる。その結果、ゲー
ト電極１０６，１０７とソース、ドレイン領域１
１６，１１９，１１７，１２０との間の耐圧低下
を防止できる。
て酸化膜１０４をエツチングする際に生じたゲー
ト酸化膜１０８，１０９のアンダーカツトは、多
結晶シリコン膜１１１を熱酸化して変換された酸
化膜１１８によつて埋められる。その結果、ゲー
ト電極１０６，１０７とソース、ドレイン領域１
１６，１１９，１１７，１２０との間の耐圧低下
を防止できる。
更に、第１図ｅ、ｆに示すように壁体１１４に
除去に際し、フイールド酸化膜１０３上には多結
晶シリコン膜１１１が被覆されているため、フイ
ールド酸化膜１０３の脱減りを防止できる。その
結果、第１図ｇに示すように該壁体１１４の除去
工程後、つまりｎチヤンネルトランジスタのソー
ス、ドレイン領域１１６，１１７の形成のための
高温熱処理後に、オフセツトのないｐチヤンネル
トランジスタのp+型ソース、ドレイン領域１１
９，１２０を形成できる。従つて、p+型ソース、
ドレイン領域１１９，１２０の再拡散を解消して
接合深さが深くなることによる閾値電圧の変動を
防止でき、高性能のCMOSを得ることができる。
除去に際し、フイールド酸化膜１０３上には多結
晶シリコン膜１１１が被覆されているため、フイ
ールド酸化膜１０３の脱減りを防止できる。その
結果、第１図ｇに示すように該壁体１１４の除去
工程後、つまりｎチヤンネルトランジスタのソー
ス、ドレイン領域１１６，１１７の形成のための
高温熱処理後に、オフセツトのないｐチヤンネル
トランジスタのp+型ソース、ドレイン領域１１
９，１２０を形成できる。従つて、p+型ソース、
ドレイン領域１１９，１２０の再拡散を解消して
接合深さが深くなることによる閾値電圧の変動を
防止でき、高性能のCMOSを得ることができる。
なお、上記実施例では被酸化性膜として、多結
晶シリコン膜を用いたが、この代わりに非晶質シ
リコン膜、金属シリコン膜を使用してもよい。
晶シリコン膜を用いたが、この代わりに非晶質シ
リコン膜、金属シリコン膜を使用してもよい。
上記実施例では、被膜としてCVD−SiO2膜を
用いたが、この代わりにリン珪化ガラス膜
（PSG膜）、窒化膜を使用してもよい。
用いたが、この代わりにリン珪化ガラス膜
（PSG膜）、窒化膜を使用してもよい。
上記実施例では、多結晶シリコン膜を酸化膜に
変換後に高濃度のｐ型拡散層を形成したが、酸化
膜に変換前に該高濃度のｐ型拡散層を形成しても
よい。
変換後に高濃度のｐ型拡散層を形成したが、酸化
膜に変換前に該高濃度のｐ型拡散層を形成しても
よい。
以上詳述した如く、本発明によればｎチヤンネ
ルトランジスタがLDD構造をなすと共に、n+−
n+型高濃度不純物層間の耐圧低下、ゲート電極
とソース、ドレイン領域間の耐圧低下、及び半導
体基板表面のイオンによる損傷を解消し、更にｐ
チヤンネルトランジスタの閾値電圧の変動乃至低
下を防止した高性能、高信頼性の相補型半導体装
置の製造方法を提供できる。
ルトランジスタがLDD構造をなすと共に、n+−
n+型高濃度不純物層間の耐圧低下、ゲート電極
とソース、ドレイン領域間の耐圧低下、及び半導
体基板表面のイオンによる損傷を解消し、更にｐ
チヤンネルトランジスタの閾値電圧の変動乃至低
下を防止した高性能、高信頼性の相補型半導体装
置の製造方法を提供できる。
第１図ａ〜ｈは本発明の実施例における
CMOSの製造工程を示す断面図、第２図ａ〜ｇ
は従来のCMOSの製造工程を示す断面図、第３
図は従来法により得られたCMOSの問題点を説
明するための断面図である。 １０１……ｎ型シリコン基板、１０２……ｐ−
ウエル、１０３……フイールド酸化膜（素子分離
領域）、１０６，１０７……ゲート電極、１０８，
１０９……ゲート酸化膜、１１１……多結晶シリ
コン膜（被酸化性膜）、１１２……CVD−SiO2膜
（被膜）、１１３1〜１１３4……n-型拡散層、１１
４……壁体、１１５1，１１５2……n+型拡散層、
１１６……ソース領域、１１７……ドレイン領
域、１１８……酸化膜、１１９……p+型ソース
領域、１２０……p+型ドレイン領域、１２１…
…SiO2膜、１２３〜１２５……Al配線。
CMOSの製造工程を示す断面図、第２図ａ〜ｇ
は従来のCMOSの製造工程を示す断面図、第３
図は従来法により得られたCMOSの問題点を説
明するための断面図である。 １０１……ｎ型シリコン基板、１０２……ｐ−
ウエル、１０３……フイールド酸化膜（素子分離
領域）、１０６，１０７……ゲート電極、１０８，
１０９……ゲート酸化膜、１１１……多結晶シリ
コン膜（被酸化性膜）、１１２……CVD−SiO2膜
（被膜）、１１３1〜１１３4……n-型拡散層、１１
４……壁体、１１５1，１１５2……n+型拡散層、
１１６……ソース領域、１１７……ドレイン領
域、１１８……酸化膜、１１９……p+型ソース
領域、１２０……p+型ドレイン領域、１２１…
…SiO2膜、１２３〜１２５……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板に、該基板と反対導電
型の半導体層を選択的に形成する工程と、前記半
導体基板と前記半導体層とに素子分離領域を形成
する工程と、前記素子分離領域で分離された前記
半導体基板および前記半導体層の島状の素子領域
表面に絶縁膜を形成する工程と、前記各素子領域
表面の前記絶縁膜上にゲート電極をそれぞれ選択
的に形成する工程と、第１導電型の不純物を前記
各ゲート電極および前記素子分離領域をマスクと
して前記各素子領域にドーピングする工程と、全
面に被酸化性膜および被膜を順次堆積する工程
と、前記被膜を前記各ゲート電極側面に選択的に
残存させる工程と、第１導電型の不純物を前記残
存被膜、ゲート電極および素子分離領域をマスク
として前記不純物と反対導電型の素子領域に選択
的にドーピングする工程と、前記残存被膜を除去
する工程と、前記被酸化性膜を酸化膜に変換する
工程と、第２導電型の不純物を少なくともゲート
電極および素子分離領域をマスクとして前記不純
物と反対導電型の素子領域に選択的にドーピング
する工程とを具備したことを特徴とする相補型半
導体装置の製造方法。 ２ 被酸化性膜が多結晶シリコンからなることを
特徴とする特許請求の範囲第１項記載の相補型半
導体装置の製造方法。 ３ 被酸化性膜の膜厚は、前記絶縁膜の膜厚の1/
２より厚いことを特徴とする特許請求の範囲第１
項記載の相補型半導体装置の製造方法。 ４ 前記第２導電型の不純物は、前記残存被膜の
除去後にドーピングされることを特徴とする特許
請求の範囲第１項記載の相補型半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178651A JPS6156448A (ja) | 1984-08-28 | 1984-08-28 | 相補型半導体装置の製造方法 |
| US06/770,179 US4642878A (en) | 1984-08-28 | 1985-08-28 | Method of making MOS device by sequentially depositing an oxidizable layer and a masking second layer over gated device regions |
| EP85110792A EP0173953B1 (en) | 1984-08-28 | 1985-08-28 | Method for manufacturing a semiconductor device having a gate electrode |
| DE8585110792T DE3583472D1 (de) | 1984-08-28 | 1985-08-28 | Verfahren zum herstellen einer halbleiteranordnung mit gateelektrode. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178651A JPS6156448A (ja) | 1984-08-28 | 1984-08-28 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6156448A JPS6156448A (ja) | 1986-03-22 |
| JPH0584064B2 true JPH0584064B2 (ja) | 1993-11-30 |
Family
ID=16052187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178651A Granted JPS6156448A (ja) | 1984-08-28 | 1984-08-28 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010145176A (ja) * | 2008-12-17 | 2010-07-01 | Denso Corp | 半導体装置およびその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63252461A (ja) * | 1987-04-09 | 1988-10-19 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| JPH023242A (ja) * | 1988-06-17 | 1990-01-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-08-28 JP JP59178651A patent/JPS6156448A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010145176A (ja) * | 2008-12-17 | 2010-07-01 | Denso Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6156448A (ja) | 1986-03-22 |
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