JPH08264775A - 高耐圧ｍｏｓトランジスタとその製造方法 - Google Patents
高耐圧ｍｏｓトランジスタとその製造方法Info
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- JPH08264775A JPH08264775A JP7068266A JP6826695A JPH08264775A JP H08264775 A JPH08264775 A JP H08264775A JP 7068266 A JP7068266 A JP 7068266A JP 6826695 A JP6826695 A JP 6826695A JP H08264775 A JPH08264775 A JP H08264775A
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Abstract
(57)【要約】
【目的】 微細化を可能とする高耐圧ＭＯＳトランジス
タを提供すること。 【構成】 Ｎ型シリコン基板１上に形成されたＬＯＣＯ
Ｓ酸化膜４を貫通するように穿設したポリシリコン埋込
み孔１０内に、ゲート酸化膜１１を介してポリシリコン
層１３を埋設してゲート領域を形成したため、微細化が
はかれる。
タを提供すること。 【構成】 Ｎ型シリコン基板１上に形成されたＬＯＣＯ
Ｓ酸化膜４を貫通するように穿設したポリシリコン埋込
み孔１０内に、ゲート酸化膜１１を介してポリシリコン
層１３を埋設してゲート領域を形成したため、微細化が
はかれる。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＯＳトランジ
スタの微細化に関するものである。
スタの微細化に関するものである。
【０００２】
【従来の技術】此種の高耐圧トランジスタについて、そ
の製造工程を示す図１１乃至図１７の図面に基づき説明
する。図１１に示す５１は一導電型の半導体基板、例え
ばＮ型シリコン基板で、該基板５１上にＳｉＯ2 膜５２
を形成し、レジスト膜５３をマスクにしてボロンイオン
（11Ｂ+ ）を基板５１に注入して、Ｐ- 型イオン注入領
域５４を形成する。
の製造工程を示す図１１乃至図１７の図面に基づき説明
する。図１１に示す５１は一導電型の半導体基板、例え
ばＮ型シリコン基板で、該基板５１上にＳｉＯ2 膜５２
を形成し、レジスト膜５３をマスクにしてボロンイオン
（11Ｂ+ ）を基板５１に注入して、Ｐ- 型イオン注入領
域５４を形成する。
【０００３】次に、前記レジスト膜５３を除去した後に
およそ１２００℃で熱拡散して、図１２に示すようにＰ
- 型拡散層５５を形成する。続いて、ＳｉＯ2 膜５２を
除去した後に、図１３に示すようにおよそ９００℃で熱
酸化して基板５１上にＳｉＯ2 膜５６を形成すると共
に、当該ＳｉＯ2 膜５６上におよそ１０００Åの膜厚の
ＳｉＮ膜５７を形成する。そして、前記Ｐ- 型拡散層５
５上方の所望箇所に開口を有するレジスト膜５８をマス
クにしてフィールド酸化することにより、図１４に示す
ようにおよそ６０００Åの膜厚のＬＯＣＯＳ酸化膜５９
を形成する。
およそ１２００℃で熱拡散して、図１２に示すようにＰ
- 型拡散層５５を形成する。続いて、ＳｉＯ2 膜５２を
除去した後に、図１３に示すようにおよそ９００℃で熱
酸化して基板５１上にＳｉＯ2 膜５６を形成すると共
に、当該ＳｉＯ2 膜５６上におよそ１０００Åの膜厚の
ＳｉＮ膜５７を形成する。そして、前記Ｐ- 型拡散層５
５上方の所望箇所に開口を有するレジスト膜５８をマス
クにしてフィールド酸化することにより、図１４に示す
ようにおよそ６０００Åの膜厚のＬＯＣＯＳ酸化膜５９
を形成する。
【０００４】続いて、ＳｉＮ膜５７を除去した後に、図
１５に示すようにおよそ４００Åの膜厚のゲート酸化膜
６０を形成し、その上におよそ４０００Åの膜厚のポリ
シリコン層６１を形成し、それにＰＯＣｌ3 を拡散源と
しておよそ９５０℃でリン拡散した後、ポリシリコン層
６１をパターニングする。次に、図１６に示すように前
記ポリシリコン層６１をマスクにしてＢＦ2+イオンをお
よそ加速電圧８０ＫｅＶ、注入量３Ｅ１５／ｃｍ2 （３
Ｅ１５は３掛ける１０の１５乗の意である。以下、同様
とする。）の条件で注入して、Ｐ+ 型領域６２を形成す
る。
１５に示すようにおよそ４００Åの膜厚のゲート酸化膜
６０を形成し、その上におよそ４０００Åの膜厚のポリ
シリコン層６１を形成し、それにＰＯＣｌ3 を拡散源と
しておよそ９５０℃でリン拡散した後、ポリシリコン層
６１をパターニングする。次に、図１６に示すように前
記ポリシリコン層６１をマスクにしてＢＦ2+イオンをお
よそ加速電圧８０ＫｅＶ、注入量３Ｅ１５／ｃｍ2 （３
Ｅ１５は３掛ける１０の１５乗の意である。以下、同様
とする。）の条件で注入して、Ｐ+ 型領域６２を形成す
る。
【０００５】続いて、図１７に示すように層間絶縁膜と
してＬＰＣＶＤ法により基板全面におよそ１５００Åの
膜厚のＳｉＯ2 膜６３と、およそ６０００Åの膜厚のＢ
ＰＳＧ膜６４を積層する。そして、前記Ｐ+ 型領域６２
上にコンタクト孔を形成した後、アルミニウム層を形成
し、エッチングして該コンタクト孔内にＡｌ電極６５を
形成したものがある。
してＬＰＣＶＤ法により基板全面におよそ１５００Åの
膜厚のＳｉＯ2 膜６３と、およそ６０００Åの膜厚のＢ
ＰＳＧ膜６４を積層する。そして、前記Ｐ+ 型領域６２
上にコンタクト孔を形成した後、アルミニウム層を形成
し、エッチングして該コンタクト孔内にＡｌ電極６５を
形成したものがある。
【０００６】このように従来の高耐圧ＭＯＳトランジス
タでは、ＬＯＣＯＳ酸化膜の下全面に電圧緩和領域とし
てのＰ- 型拡散層を形成しているため、当該ＬＯＣＯＳ
酸化膜の領域は微細化できなかった。
タでは、ＬＯＣＯＳ酸化膜の下全面に電圧緩和領域とし
てのＰ- 型拡散層を形成しているため、当該ＬＯＣＯＳ
酸化膜の領域は微細化できなかった。
【０００７】
【発明が解決しようとする課題】従って、本発明は微細
化を可能とする高耐圧ＭＯＳトランジスタを提供するこ
とを目的とする。
化を可能とする高耐圧ＭＯＳトランジスタを提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】そこで本発明は、一導電
型の半導体基板上に形成されたＬＯＣＯＳ酸化膜を貫通
するように穿設された孔の底部に形成されたゲート酸化
膜と、該ゲート酸化膜を介して前記孔内にポリシリコン
層が埋設されて形成されたゲート領域とを設けたもので
ある。
型の半導体基板上に形成されたＬＯＣＯＳ酸化膜を貫通
するように穿設された孔の底部に形成されたゲート酸化
膜と、該ゲート酸化膜を介して前記孔内にポリシリコン
層が埋設されて形成されたゲート領域とを設けたもので
ある。
【０００９】また本発明は、一導電型の半導体基板上に
形成されたＬＯＣＯＳ酸化膜と、前記ＬＯＣＯＳ酸化膜
を貫通するように穿設された孔の底部に形成されたゲー
ト酸化膜と、該ゲート酸化膜下方に形成されたチャネル
領域と、該ゲート酸化膜を介して前記孔内にポリシリコ
ン層が埋設されて形成されたゲート領域とを設けたもの
である。
形成されたＬＯＣＯＳ酸化膜と、前記ＬＯＣＯＳ酸化膜
を貫通するように穿設された孔の底部に形成されたゲー
ト酸化膜と、該ゲート酸化膜下方に形成されたチャネル
領域と、該ゲート酸化膜を介して前記孔内にポリシリコ
ン層が埋設されて形成されたゲート領域とを設けたもの
である。
【００１０】更に、本発明は一導電型の半導体基板上に
形成されたＬＯＣＯＳ酸化膜と、前記ＬＯＣＯＳ酸化膜
を貫通するように穿設された孔の底部に形成されたゲー
ト酸化膜と、該ゲート酸化膜下方に形成されたチャネル
領域と、該チャネル領域に隣接して形成された低濃度の
ソース・ドレイン拡散層と、前記ゲート酸化膜を介して
前記孔内にポリシリコン層が埋設されて形成されたゲー
ト領域とを設けたものである。
形成されたＬＯＣＯＳ酸化膜と、前記ＬＯＣＯＳ酸化膜
を貫通するように穿設された孔の底部に形成されたゲー
ト酸化膜と、該ゲート酸化膜下方に形成されたチャネル
領域と、該チャネル領域に隣接して形成された低濃度の
ソース・ドレイン拡散層と、前記ゲート酸化膜を介して
前記孔内にポリシリコン層が埋設されて形成されたゲー
ト領域とを設けたものである。
【００１１】また、本発明は一導電型の半導体基板上に
ＬＯＣＯＳ酸化膜を形成する工程と、前記ＬＯＣＯＳ酸
化膜の両側部に低濃度のソース・ドレイン拡散層を形成
する工程と、前記ＬＯＣＯＳ酸化膜の中央部に当該ＬＯ
ＣＯＳ酸化膜を貫通するように孔を穿設する工程と、前
記孔の底部にゲート酸化膜を形成する工程と、前記ゲー
ト酸化膜を介して前記孔内にポリシリコン層を埋設する
工程とを有するものである。
ＬＯＣＯＳ酸化膜を形成する工程と、前記ＬＯＣＯＳ酸
化膜の両側部に低濃度のソース・ドレイン拡散層を形成
する工程と、前記ＬＯＣＯＳ酸化膜の中央部に当該ＬＯ
ＣＯＳ酸化膜を貫通するように孔を穿設する工程と、前
記孔の底部にゲート酸化膜を形成する工程と、前記ゲー
ト酸化膜を介して前記孔内にポリシリコン層を埋設する
工程とを有するものである。
【００１２】
【作用】以上の構成から、本発明の高耐圧ＭＯＳトラン
ジスタではＬＯＣＯＳ酸化膜の直下にチャネル領域を形
成できるため、微細化がはかれる。また、ＬＯＣＯＳ酸
化膜にゲート領域となるポリシリコン層を埋設したた
め、平坦化が可能となる。
ジスタではＬＯＣＯＳ酸化膜の直下にチャネル領域を形
成できるため、微細化がはかれる。また、ＬＯＣＯＳ酸
化膜にゲート領域となるポリシリコン層を埋設したた
め、平坦化が可能となる。
【００１３】
【実施例】以下、本発明の一実施例を図に基づき詳述す
る。尚、本実施例では高耐圧ＭＯＳトランジスタ（図面
向かって左側に形成される。）と通常のＭＯＳトランジ
スタ（図面向かって右側に形成される。）を同時に製造
する工程を示す図１乃至図１０の図面を基に説明する。
る。尚、本実施例では高耐圧ＭＯＳトランジスタ（図面
向かって左側に形成される。）と通常のＭＯＳトランジ
スタ（図面向かって右側に形成される。）を同時に製造
する工程を示す図１乃至図１０の図面を基に説明する。
【００１４】図１に示す１は一導電型の半導体基板、例
えばＮ型シリコン基板で、先ず該基板１上のおよそ５０
０Åの膜厚のＳｉＯ2 膜２の上におよそ１０００Åの膜
厚のＳｉＮ膜を形成した後、当該ＳｉＮ膜３を不図示の
レジスト膜をマスクにしてエッチングし、ＳｉＮ膜３が
除去された部分をフィールド酸化しておよそ７０００Å
の膜厚のＬＯＣＯＳ酸化膜４を形成する。
えばＮ型シリコン基板で、先ず該基板１上のおよそ５０
０Åの膜厚のＳｉＯ2 膜２の上におよそ１０００Åの膜
厚のＳｉＮ膜を形成した後、当該ＳｉＮ膜３を不図示の
レジスト膜をマスクにしてエッチングし、ＳｉＮ膜３が
除去された部分をフィールド酸化しておよそ７０００Å
の膜厚のＬＯＣＯＳ酸化膜４を形成する。
【００１５】次に、図２に示すようにＳｉＮ膜３を除去
した後に後述する高耐圧ＭＯＳトランジスタの低濃度の
ドレイン・ソース拡散層形成領域上に開口を有するレジ
スト膜５を介してボロンイオン（11Ｂ+ ）をおよそ加速
電圧１４０ＫｅＶ、 注入量１Ｅ１４／ｃｍ2 の条件で注
入して、ＬＯＣＯＳ酸化膜４の直下の後述するチャネル
領域形成位置を除く位置に第１のイオン注入領域６を形
成する。続いて、拡散して図３に示すようにＰ- 型ドレ
イン拡散層７及びＰ- 型ソース拡散層８を形成する。
した後に後述する高耐圧ＭＯＳトランジスタの低濃度の
ドレイン・ソース拡散層形成領域上に開口を有するレジ
スト膜５を介してボロンイオン（11Ｂ+ ）をおよそ加速
電圧１４０ＫｅＶ、 注入量１Ｅ１４／ｃｍ2 の条件で注
入して、ＬＯＣＯＳ酸化膜４の直下の後述するチャネル
領域形成位置を除く位置に第１のイオン注入領域６を形
成する。続いて、拡散して図３に示すようにＰ- 型ドレ
イン拡散層７及びＰ- 型ソース拡散層８を形成する。
【００１６】次に、図４に示すように高耐圧ＭＯＳトラ
ンジスタ側のＬＯＣＯＳ酸化膜４上におよそ１μｍ程度
の幅の開口を有するレジスト膜９を介してＬＯＣＯＳ酸
化膜４を異方性エッチングして、当該ＬＯＣＯＳ酸化膜
４を貫通して基板表面上でエッチングを終了させたポリ
シリコン埋込み孔１０を形成する。尚、該埋込み孔１０
の溝の幅はポリシリコン膜厚の約半分程度となり、チャ
ネル長となる。例えば、幅が１μｍのとき、ポリシリコ
ン膜厚は５０００Å程度である。
ンジスタ側のＬＯＣＯＳ酸化膜４上におよそ１μｍ程度
の幅の開口を有するレジスト膜９を介してＬＯＣＯＳ酸
化膜４を異方性エッチングして、当該ＬＯＣＯＳ酸化膜
４を貫通して基板表面上でエッチングを終了させたポリ
シリコン埋込み孔１０を形成する。尚、該埋込み孔１０
の溝の幅はポリシリコン膜厚の約半分程度となり、チャ
ネル長となる。例えば、幅が１μｍのとき、ポリシリコ
ン膜厚は５０００Å程度である。
【００１７】次に、図５に示すようにレジスト膜９及び
ＳｉＯ2 膜２を除去した後に、基板全面におよそ１００
０Åの膜厚のゲート酸化膜１１を形成する。続いて、図
６に示すように基板全面にしきい値電圧調整のためにボ
ロンイオン（11Ｂ+ ）をおよそ加速電圧３５ＫｅＶ、注
入量２Ｅ１２／ｃｍ2 の条件で注入すると共に、短チャ
ネル防止のためにリンイオン（31Ｐ+ ）をおよそ加速電
圧２００ＫｅＶ、注入量１Ｅ１２／ｃｍ2 の条件で注入
して第２のイオン注入領域１２を形成する。続いて、基
板全面におよそ５０００Åの膜厚のポリシリコン層を形
成し、ＰｏＣｌ3 を拡散源としておよそ９５０℃でリン
拡散する。そして、図７に示すように基板上にポリシリ
コン層１３を形成した後、通常のＭＯＳトランジスタ形
成領域のゲート酸化膜１１上のポリシリコン層１３上に
レジスト膜１４を形成し、該レジスト膜１４をマスクに
してポリシリコン層１３をエッチングする。これによ
り、図８に示すようにポリシリコン埋込み孔１０内と通
常のＭＯＳトランジスタ形成領域上にポリシリコン層１
３が残る。
ＳｉＯ2 膜２を除去した後に、基板全面におよそ１００
０Åの膜厚のゲート酸化膜１１を形成する。続いて、図
６に示すように基板全面にしきい値電圧調整のためにボ
ロンイオン（11Ｂ+ ）をおよそ加速電圧３５ＫｅＶ、注
入量２Ｅ１２／ｃｍ2 の条件で注入すると共に、短チャ
ネル防止のためにリンイオン（31Ｐ+ ）をおよそ加速電
圧２００ＫｅＶ、注入量１Ｅ１２／ｃｍ2 の条件で注入
して第２のイオン注入領域１２を形成する。続いて、基
板全面におよそ５０００Åの膜厚のポリシリコン層を形
成し、ＰｏＣｌ3 を拡散源としておよそ９５０℃でリン
拡散する。そして、図７に示すように基板上にポリシリ
コン層１３を形成した後、通常のＭＯＳトランジスタ形
成領域のゲート酸化膜１１上のポリシリコン層１３上に
レジスト膜１４を形成し、該レジスト膜１４をマスクに
してポリシリコン層１３をエッチングする。これによ
り、図８に示すようにポリシリコン埋込み孔１０内と通
常のＭＯＳトランジスタ形成領域上にポリシリコン層１
３が残る。
【００１８】次に、レジスト膜１４を除去した後に図９
に示すようにＢＦ2+イオンをおよそ加速電圧８０Ｋｅ
Ｖ、注入量３Ｅ１５の条件で注入し、高濃度のＰ+ 型ド
レイン拡散層１５、１７及びＰ+ 型ソース拡散層１６、
１８を形成する。続いて、図１０に示すように層間絶縁
膜としてＬＰＣＶＤ法により基板全面におよそ１５００
Åの膜厚のＳｉＯ2 膜１９と、およそ６０００Åの膜厚
のＢＰＳＧ膜２０を積層する。そして、前記Ｐ+ 型ドレ
イン拡散層１５、１７及びＰ+ 型ソース拡散層１６、１
８上にそれぞれコンタクト孔を形成した後、アルミニウ
ム層を形成し、エッチングして該コンタクト孔内にＡｌ
電極２１を形成している。
に示すようにＢＦ2+イオンをおよそ加速電圧８０Ｋｅ
Ｖ、注入量３Ｅ１５の条件で注入し、高濃度のＰ+ 型ド
レイン拡散層１５、１７及びＰ+ 型ソース拡散層１６、
１８を形成する。続いて、図１０に示すように層間絶縁
膜としてＬＰＣＶＤ法により基板全面におよそ１５００
Åの膜厚のＳｉＯ2 膜１９と、およそ６０００Åの膜厚
のＢＰＳＧ膜２０を積層する。そして、前記Ｐ+ 型ドレ
イン拡散層１５、１７及びＰ+ 型ソース拡散層１６、１
８上にそれぞれコンタクト孔を形成した後、アルミニウ
ム層を形成し、エッチングして該コンタクト孔内にＡｌ
電極２１を形成している。
【００１９】以上の工程から、高耐圧ＭＯＳトランジス
タ及び通常のＭＯＳトランジスタが同時に形成される。
また、このようにして製造された高耐圧ＭＯＳトランジ
スタは、図１０に示すようにＬＯＣＯＳ酸化膜４の直下
にチャネル領域を形成することができ、従来のＬＯＣＯ
Ｓ酸化膜の下全面に電圧緩和領域としてのＰ- 型拡散層
を形成するものに比して微細化がはかれると共に、ソー
ス・ドレイン間の耐圧がおよそ４０Ｖ程度のものが得ら
れる。
タ及び通常のＭＯＳトランジスタが同時に形成される。
また、このようにして製造された高耐圧ＭＯＳトランジ
スタは、図１０に示すようにＬＯＣＯＳ酸化膜４の直下
にチャネル領域を形成することができ、従来のＬＯＣＯ
Ｓ酸化膜の下全面に電圧緩和領域としてのＰ- 型拡散層
を形成するものに比して微細化がはかれると共に、ソー
ス・ドレイン間の耐圧がおよそ４０Ｖ程度のものが得ら
れる。
【００２０】更に、本発明の高耐圧トランジスタだけを
みれば、ＬＯＣＯＳ酸化膜にゲート領域となるポリシリ
コン層を埋設したため、平坦化が可能となる。
みれば、ＬＯＣＯＳ酸化膜にゲート領域となるポリシリ
コン層を埋設したため、平坦化が可能となる。
【００２１】
【発明の効果】以上、本発明の高耐圧ＭＯＳトランジス
タではＬＯＣＯＳ酸化膜の直下にチャネル領域を形成で
きるため、従来のＬＯＣＯＳ酸化膜の下全面に電圧緩和
領域としてのＰ- 型拡散層を形成するものに比して微細
化できる。また、ＬＯＣＯＳ酸化膜にゲート領域となる
ポリシリコン層が埋設されているので、平坦化が可能と
なる。
タではＬＯＣＯＳ酸化膜の直下にチャネル領域を形成で
きるため、従来のＬＯＣＯＳ酸化膜の下全面に電圧緩和
領域としてのＰ- 型拡散層を形成するものに比して微細
化できる。また、ＬＯＣＯＳ酸化膜にゲート領域となる
ポリシリコン層が埋設されているので、平坦化が可能と
なる。
【００２２】更に、高耐圧ＭＯＳトランジスタ及び通常
のＭＯＳトランジスタを同時に形成することができる。
のＭＯＳトランジスタを同時に形成することができる。
【図１】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第５の断面図である。
を示す第５の断面図である。
【図６】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第６の断面図である。
を示す第６の断面図である。
【図７】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第７の断面図である。
を示す第７の断面図である。
【図８】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第８の断面図である。
を示す第８の断面図である。
【図９】本発明の高耐圧ＭＯＳトランジスタの製造工程
を示す第９の断面図である。
を示す第９の断面図である。
【図１０】本発明の高耐圧ＭＯＳトランジスタの製造工
程を示す第１０の断面図である。
程を示す第１０の断面図である。
【図１１】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
ある。
【図１２】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
ある。
【図１３】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
ある。
【図１４】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
ある。
【図１５】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
ある。
【図１６】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
ある。
【図１７】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
ある。
Claims (4)
- 【請求項１】 一導電型の半導体基板上に形成されたＬ
ＯＣＯＳ酸化膜を貫通するように穿設された孔の底部に
形成されたゲート酸化膜と、 該ゲート酸化膜を介して前記孔内にポリシリコン層が埋
設されて形成されたゲート領域とを有することを特徴と
する高耐圧ＭＯＳトランジスタ。 - 【請求項２】 一導電型の半導体基板上に形成されたＬ
ＯＣＯＳ酸化膜と、 前記ＬＯＣＯＳ酸化膜を貫通するように穿設された孔の
底部に形成されたゲート酸化膜と、 該ゲート酸化膜下方に形成されたチャネル領域と、 該ゲート酸化膜を介して前記孔内にポリシリコン層が埋
設されて形成されたゲート領域とを有することを特徴と
する高耐圧ＭＯＳトランジスタ。 - 【請求項３】 一導電型の半導体基板上に形成されたＬ
ＯＣＯＳ酸化膜と、 前記ＬＯＣＯＳ酸化膜を貫通するように穿設された孔の
底部に形成されたゲート酸化膜と、 該ゲート酸化膜下方に形成されたチャネル領域と、 該チャネル領域に隣接して形成された低濃度のソース・
ドレイン拡散層と、 前記ゲート酸化膜を介して前記孔内にポリシリコン層が
埋設されて形成されたゲート領域とを有することを特徴
とする高耐圧ＭＯＳトランジスタ。 - 【請求項４】 一導電型の半導体基板上にＬＯＣＯＳ酸
化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜の両側部に低濃度のソース・ドレ
イン拡散層を形成する工程と、 前記ＬＯＣＯＳ酸化膜の中央部に当該ＬＯＣＯＳ酸化膜
を貫通するように孔を穿設する工程と、 前記孔の底部にゲート酸化膜を形成する工程と、 前記ゲート酸化膜を介して前記孔内にポリシリコン層を
埋設する工程とを有することを特徴とする高耐圧ＭＯＳ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068266A JPH08264775A (ja) | 1995-03-27 | 1995-03-27 | 高耐圧ｍｏｓトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068266A JPH08264775A (ja) | 1995-03-27 | 1995-03-27 | 高耐圧ｍｏｓトランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264775A true JPH08264775A (ja) | 1996-10-11 |
Family
ID=13368784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7068266A Pending JPH08264775A (ja) | 1995-03-27 | 1995-03-27 | 高耐圧ｍｏｓトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153346A (ja) * | 2006-12-15 | 2008-07-03 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2015149355A (ja) * | 2014-02-05 | 2015-08-20 | 旭化成エレクトロニクス株式会社 | 半導体素子及びその製造方法 |
-
1995
- 1995-03-27 JP JP7068266A patent/JPH08264775A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153346A (ja) * | 2006-12-15 | 2008-07-03 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2015149355A (ja) * | 2014-02-05 | 2015-08-20 | 旭化成エレクトロニクス株式会社 | 半導体素子及びその製造方法 |
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