JPH0584671B2 - - Google Patents
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- JPH0584671B2 JPH0584671B2 JP60125418A JP12541885A JPH0584671B2 JP H0584671 B2 JPH0584671 B2 JP H0584671B2 JP 60125418 A JP60125418 A JP 60125418A JP 12541885 A JP12541885 A JP 12541885A JP H0584671 B2 JPH0584671 B2 JP H0584671B2
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- contact hole
- interlayer film
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置及びその製造方法
に関し、特に金属ポリサイド、金属シリサイドま
たは高融点金属層上のコンタクト孔を通しての金
属配線及びその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and in particular, a metal wiring through a contact hole on a metal polycide, metal silicide, or high melting point metal layer, and a method for manufacturing the same. Regarding.
近年、半導体集積回路装置の製造プロセスにお
いて、多結晶シリコン上に高融点金属としてTi，
Mo，Ｗ等を用いた金属ポリサイド、金属シリサ
イドプロセスが使用されるようになつた。従来
は、第２図に示すように、この金属ポリサイド１
４や金属シリサイドとこれら上層に位置するアル
ミニウム（Al）配線１６との接続は金属ポリサ
イド１４上の層間膜１５、例えばリン珪酸ガラス
（PSG）膜等に一回の選択エツチングによつてコ
ンタクト孔を開孔し、Al配線１６を付着接続し
ていた。
In recent years, in the manufacturing process of semiconductor integrated circuit devices, Ti, a high melting point metal, has been applied on polycrystalline silicon.
Metal polycide and metal silicide processes using Mo, W, etc. have come into use. Conventionally, as shown in Fig. 2, this metal polycide 1
4 or metal silicide and the aluminum (Al) wiring 16 located in the upper layer, a contact hole is formed in the interlayer film 15 on the metal polycide 14, such as a phosphosilicate glass (PSG) film, by one-time selective etching. A hole was opened and an Al wiring 16 was attached and connected.
なお第２図において１１はシリコン基板、１２
はフイールド酸化膜、１３は第１の多結晶シリコ
ンである。 In addition, in FIG. 2, 11 is a silicon substrate, 12
1 is a field oxide film, and 13 is a first polycrystalline silicon film.
上述した従来例のごとく、金属ポリサイドと
Al配線とを一度のエツチングによつて形成した
コンタクト開孔を通して接続する場合には、金属
ポリサイドがオーバーエツチされAl配線との接
続部１７近傍でオーバーハング状態になり、アル
ミニウムの断線不良や直線性の良くない電流−電
圧特性の原因となる。このため、この原因による
歩留り低下が免れないという欠点があつた。
As in the conventional example mentioned above, metal polycide and
When connecting the Al wiring through a contact hole formed by one-time etching, the metal polycide is overetched and becomes overhanging near the connection part 17 with the Al wiring, resulting in poor aluminum wiring and linearity. This causes poor current-voltage characteristics. For this reason, there was a drawback that a decrease in yield due to this cause was inevitable.
本発明は、上記問題点を解消し、しかも従来の
プロセスを変更をすることなく、金属ポリサイド
と電極Al配線とを良好な電気特性を示すコンタ
クト孔で接続することが可能な半導体集積回路装
置及びその製造方法を提供することを目的とす
る。 The present invention solves the above-mentioned problems and provides a semiconductor integrated circuit device and a device capable of connecting metal polycide and electrode Al wiring through a contact hole exhibiting good electrical characteristics without changing the conventional process. The purpose is to provide a manufacturing method thereof.
本発明の第１の発明の半導体集積回路装置は、
金属ポリサイド、金属シリサイドまたは高融点金
属とアルミニウム配線とを層間膜に開孔したコン
タクト孔を介して接続する半導体集積回路装置に
おいて、コンタクト孔を介して接続する半導体集
積回路装置において、前記金属ポリサイド、金属
シリサイドまたは高融点金属とアルミニウム配線
が、前記金属ポリサイド、金属シリサイドまたは
高融点金属とアルミニウム配線が、前記金属ポリ
サイド、金属シリサイドまたは高融点金属と多結
晶シリコンを第１の層間膜に開孔した第１のコン
タクト孔で接続し、前記多結晶シリコンとアルミ
ニウム配線とを第２の層間膜に開口した第２のコ
ンタクト孔で接続されていることを特徴として構
成される。
The semiconductor integrated circuit device of the first invention of the present invention includes:
In a semiconductor integrated circuit device in which metal polycide, metal silicide, or high melting point metal and aluminum wiring are connected through a contact hole formed in an interlayer film, in a semiconductor integrated circuit device in which metal polycide, metal silicide, or a high melting point metal is connected through a contact hole, the metal polycide, The metal silicide or the high melting point metal and the aluminum wiring are formed by opening the metal polycide, the metal silicide or the high melting point metal and the polycrystalline silicon in the first interlayer film. The structure is characterized in that the polycrystalline silicon and the aluminum wiring are connected through a first contact hole, and the polycrystalline silicon and the aluminum wiring are connected through a second contact hole opened in a second interlayer film.
また、本発明の第２の発明の半導体集積回路装
置の製造方法は、半導体基板の絶縁膜上に最上層
が金属ポリサイド、金属シリサイドまたは高融点
金属である下層配線を形成する工程と、該下層配
線を含む表面上に第１の層間膜を形成する工程
と、該層間膜の所定の位置に下層配線に達する第
１のコンタクト孔を開孔する工程と、該第１のコ
ンタクト孔開孔部を少なくとも覆う多結晶シリコ
ンを形成する工程と、第２の層間膜を形成する工
程と、該第２の層間膜に前記多結晶シリコンに達
する第２のコンタクト孔を開孔する工程と、該第
２のコンタクト孔を通し前記多結晶シリコンに接
続するアルミニウム配線を形成する工程とを含ん
で構成される。 Further, the method for manufacturing a semiconductor integrated circuit device according to the second aspect of the present invention includes the steps of forming a lower layer wiring whose uppermost layer is made of metal polycide, metal silicide, or a high melting point metal on an insulating film of a semiconductor substrate; a step of forming a first interlayer film on a surface including wiring; a step of opening a first contact hole reaching the lower layer wiring at a predetermined position of the interlayer film; and a step of opening the first contact hole. forming a second interlayer film; forming a second contact hole reaching the polycrystalline silicon in the second interlayer film; and forming an aluminum wiring connected to the polycrystalline silicon through the second contact hole.
〔実施例〕
次に、本発明について図面を参照して説明す
る。第１図は本発明の一実施例の縦断面図であ
る。[Example] Next, the present invention will be described with reference to the drawings. FIG. 1 is a longitudinal sectional view of an embodiment of the present invention.
まず、製造方法について説明する。第１図に示
すように、シリコン基板１の表面に選択的に形成
されたフイールド酸化膜２上に第１の多結晶シリ
コン３、更にその上に金属ポリサイド４を形成す
る。 First, the manufacturing method will be explained. As shown in FIG. 1, a first polycrystalline silicon 3 is formed on a field oxide film 2 selectively formed on the surface of a silicon substrate 1, and a metal polycide 4 is further formed thereon.
次いで層間膜５を通常の層間膜より薄く形成す
る。次に、ホトリソグラフイ技術により選択的に
エツチングして第１のコンタクト孔６を形成す
る。 Next, the interlayer film 5 is formed to be thinner than a normal interlayer film. Next, the first contact hole 6 is formed by selectively etching using photolithography.
次に、多結晶シリコンを付着させ、ホトリソグ
ラフイ技術により選択エツチングして少なくとも
コンタクト開孔部を覆う第２多結晶シリコン７を
形成する。 Next, polycrystalline silicon is deposited and selectively etched using photolithography to form a second polycrystalline silicon 7 that covers at least the contact opening.
次に、層間膜８を層間膜５と併せ必要な厚さに
なるよう形成する。次いで、前と同様選択エツチ
ングして第２の多結晶シリコン７に達する第２の
コンタクト孔９を形成する。第２のコンタクト孔
９は第１のコンタクト孔の位置につくるが位置が
ずれていても第２の多結晶シリコン領域内ならよ
い。また積極的に第１、第２のコンタクト孔の位
置を変えることも出来る。 Next, the interlayer film 8 and the interlayer film 5 are formed to have a required thickness. Next, a second contact hole 9 reaching the second polycrystalline silicon 7 is formed by selective etching as before. The second contact hole 9 is formed at the position of the first contact hole, but the position may be shifted as long as it is within the second polycrystalline silicon region. It is also possible to actively change the positions of the first and second contact holes.
次に、第２のコンタクト孔にAl配線１０を付
着形成する。 Next, an Al wiring 10 is deposited and formed in the second contact hole.
以上説明した一実施例の製造方法によれば、金
属ポリサイド４とアルミニウム配線１０とを層間
膜５，８に開孔したコンタクト孔６，９を介して
接続するにあたり、金属ポリサイド４とアルミニ
ウム配線１０が直接接続されず第２の多結晶シリ
コン７を介して接続された半導体集積回路装置が
得られる。 According to the manufacturing method of the embodiment described above, when connecting the metal polycide 4 and the aluminum wiring 10 through the contact holes 6 and 9 formed in the interlayer films 5 and 8, the metal polycide 4 and the aluminum wiring 10 are A semiconductor integrated circuit device is obtained in which the two are not directly connected but are connected via the second polycrystalline silicon 7.
本実施例によれば、多結晶シリコンが金属に接
しているのでオーミツク性が増大しアルミニウム
配線の時のような、オーバーハング状態を呈しア
ルミニウムの断線や直線性の良くない電流−電圧
特性の原因とならない。 According to this embodiment, since the polycrystalline silicon is in contact with the metal, the ohmic property increases, resulting in an overhang state similar to the case with aluminum wiring, which causes wire breakage in the aluminum and current-voltage characteristics with poor linearity. Not.
特に、層間膜を２回に分けて形成しているので
膜厚は薄くコンタクト孔形成にあたり金属ポリサ
イドの表面のエツチングのされ方はすくなくてす
み、後の接続に効果的であり中間層の多結晶シリ
コンの採用と共にアルミニウム配線と金属ポリサ
イドの良好な接続を完成する。 In particular, since the interlayer film is formed in two steps, the film thickness is thin and the surface of the metal polycide does not need to be etched as much when forming contact holes, which is effective for later connections, and the interlayer polycrystalline film is thin. Along with the adoption of silicon, a good connection between aluminum wiring and metal polycide was achieved.
本発明においては、金属ポリサイド上コンタク
ト孔不良に寄因する半導体素子の電気特性不良を
無くし、多結晶シリコンとAlを接続するコンタ
クト孔と同等のものを提供することができる。
In the present invention, it is possible to eliminate defects in electrical characteristics of a semiconductor element due to defective contact holes on metal polycide, and to provide a contact hole equivalent to a contact hole connecting polycrystalline silicon and Al.
また、本発明の実施にあたつては、現在ほとん
どの半導体集積回路素子で使用されている２層多
結晶シリコンプロセスそのままであり、何らプロ
セスの変更等は不必要である。 Further, in carrying out the present invention, the two-layer polycrystalline silicon process currently used in most semiconductor integrated circuit devices is used as is, and no process changes are necessary.
第１図は本発明の一実施例の縦断面図、第２図
は従来の半導体集積回路の一例の縦断面図であ
る。
１……シリコン基板、２……フイールド酸化
膜、３……第１多結晶シリコン、４……金属ポリ
サイド、５，８……層間膜、７……第２多結晶シ
リコン、６……第１のコンタクト孔、９……第２
のコンタクト孔、１０……Al配線、１１……シ
リコン基板、１２……フイールド酸化膜、１３…
…多結晶シリコン、１４……金属ポリサイド、１
５……層間膜、１６……Al配線、１７……オー
バーハング生成箇所。
FIG. 1 is a vertical cross-sectional view of an embodiment of the present invention, and FIG. 2 is a vertical cross-sectional view of an example of a conventional semiconductor integrated circuit. DESCRIPTION OF SYMBOLS 1... Silicon substrate, 2... Field oxide film, 3... First polycrystalline silicon, 4... Metal polycide, 5, 8... Interlayer film, 7... Second polycrystalline silicon, 6... First contact hole, 9...second
contact hole, 10... Al wiring, 11... silicon substrate, 12... field oxide film, 13...
...Polycrystalline silicon, 14...Metal polycide, 1
5... Interlayer film, 16... Al wiring, 17... Overhang generation location.
Claims (1)
点金属とアルミニウム配線とを層間膜に開孔した
コンタクト孔を介して接続する半導体集積回路装
置において、前記金属ポリサイド、金属シリサイ
ドまたは高融点金属とアルミニウム配線が、前記
金属ポリサイド、金属シリサイドまたは高融点金
属とアルミニウム配線が、前記金属ポリサイド、
金属シリサイドまたは高融点金属と多結晶シリコ
ンを第１の層間膜に開孔した第１のコンタクト孔
で接続し、前記多結晶シリコンとアルミニウム配
線とを第２の層間膜に開孔した第２のコンタクト
孔で接続されていることを特徴とする半導体集積
回路装置。 ２ 半導体基板の絶縁膜上に最上層が金属ポリサ
イド、金属シリサイドまたは高融点金属である下
層配線を形成する工程と、該下層配線を含む表面
上に第１の層間膜を形成する工程と、該層間膜の
所定の位置に下層配線に達する第１のコンタクト
孔を開孔する工程と、該第１のコンタクト孔開孔
部を少なくとも覆う多結晶シリコンを形成する工
程と、第２の層間膜を形成する工程と、該第２の
層間膜に前記多結晶シリコンに達する第２のコン
タクト孔を開孔する工程と、該第２のコンタクト
孔を通し前記多結晶シリコンに接続するアルミニ
ウム配線を形成する工程とを含むことを特徴とす
る半導体集積回路装置の製造方法。[Scope of Claims] 1. A semiconductor integrated circuit device in which a metal polycide, a metal silicide, or a high melting point metal and an aluminum wiring are connected through a contact hole opened in an interlayer film, wherein the metal polycide, metal silicide, or high melting point metal and the aluminum wiring, the metal polycide, metal silicide, or high melting point metal and the aluminum wiring, the metal polycide,
Metal silicide or a high melting point metal and polycrystalline silicon are connected through a first contact hole formed in a first interlayer film, and the polycrystalline silicon and aluminum wiring are connected through a second contact hole formed in a second interlayer film. A semiconductor integrated circuit device characterized by being connected through a contact hole. 2. A step of forming a lower layer wiring whose uppermost layer is made of metal polycide, metal silicide, or high melting point metal on an insulating film of a semiconductor substrate, and a step of forming a first interlayer film on a surface including the lower layer wiring, A step of forming a first contact hole reaching the lower wiring at a predetermined position of the interlayer film, a step of forming polycrystalline silicon that at least covers the opening portion of the first contact hole, and a step of forming a second interlayer film. forming a second contact hole in the second interlayer film that reaches the polycrystalline silicon; and forming an aluminum wiring that connects to the polycrystalline silicon through the second contact hole. A method for manufacturing a semiconductor integrated circuit device, comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12541885A JPS61283146A (en) | 1985-06-10 | 1985-06-10 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12541885A JPS61283146A (en) | 1985-06-10 | 1985-06-10 | Semiconductor integrated circuit device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61283146A JPS61283146A (en) | 1986-12-13 |
| JPH0584671B2 true JPH0584671B2 (en) | 1993-12-02 |
Family
ID=14909610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12541885A Granted JPS61283146A (en) | 1985-06-10 | 1985-06-10 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61283146A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745967A (en) * | 1980-09-04 | 1982-03-16 | Toshiba Corp | Semiconductor device |
| JPS57166048A (en) * | 1981-04-06 | 1982-10-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
| JPS5828856A (en) * | 1981-08-13 | 1983-02-19 | Nec Corp | Manufacture of semiconductor device |
| JPS5873135A (en) * | 1981-10-28 | 1983-05-02 | Nec Corp | Manufacture of semiconductor device |
-
1985
- 1985-06-10 JP JP12541885A patent/JPS61283146A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61283146A (en) | 1986-12-13 |
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