JPH0584687B2 - - Google Patents
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- JPH0584687B2 JPH0584687B2 JP60018561A JP1856185A JPH0584687B2 JP H0584687 B2 JPH0584687 B2 JP H0584687B2 JP 60018561 A JP60018561 A JP 60018561A JP 1856185 A JP1856185 A JP 1856185A JP H0584687 B2 JPH0584687 B2 JP H0584687B2
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- JP
- Japan
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- circuit
- input
- flop
- transistor
- differential
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Description
【発明の詳細な説明】
〔技術分野〕
この発明は、フリツプフロツプ技術さらにはエ
ツジトリガー方式のフリツプフロツプに適用して
特に有効な技術に関するもので、たとえば、
ECL（エミツタ・カツプルド・ロジツク）タイプ
のエツジトリガー式フリツプフロツプに利用して
有効な技術に関するものである。
ツジトリガー方式のフリツプフロツプに適用して
特に有効な技術に関するもので、たとえば、
ECL（エミツタ・カツプルド・ロジツク）タイプ
のエツジトリガー式フリツプフロツプに利用して
有効な技術に関するものである。
第５図は従来のエツジトリガー方式のフリツプ
フロツプの概略を示す。
フロツプの概略を示す。
同図に示すように、この種のエツジトリガー方
式のフリツプフロツプは、スレーブ部１０とマス
ター部２０とによつて構成される。
式のフリツプフロツプは、スレーブ部１０とマス
ター部２０とによつて構成される。
このエツジトリガー式フリツプフロツプの動作
は、第６図に示すように、クロツク信号CKが立
上つたとき（または立下つたとき）に入力データ
Dinを読込んで、次のクロツク信号CKの立上り
（または立下り）まで保持し続けるというもので
ある。Doutはその保持出力データを示す。
は、第６図に示すように、クロツク信号CKが立
上つたとき（または立下つたとき）に入力データ
Dinを読込んで、次のクロツク信号CKの立上り
（または立下り）まで保持し続けるというもので
ある。Doutはその保持出力データを示す。
なお、この種のエツジトリガー式フリツプフロ
ツプについては、例えば、ラジオ技術社発行「詳
解・デイジタルIC回路（上）」後藤公雄著、昭和
56年７月10日発行、125，126頁などに記載されて
いる。
ツプについては、例えば、ラジオ技術社発行「詳
解・デイジタルIC回路（上）」後藤公雄著、昭和
56年７月10日発行、125，126頁などに記載されて
いる。
しかしながら、従来のこの種のエツジトリガー
式フリツプフロツプでは、マスター部１０および
スレーブ部２０がそれぞれ保持回路を有し、マス
ター部１０にて一旦読込んで保持した入力データ
をスレーブ部２０に転送するという構成であつた
ため、特にマスター部１０の回路が複雑となり、
このため全体の回路構成も複雑になつて素子数が
非常に多くなる。という問題点があつた。
式フリツプフロツプでは、マスター部１０および
スレーブ部２０がそれぞれ保持回路を有し、マス
ター部１０にて一旦読込んで保持した入力データ
をスレーブ部２０に転送するという構成であつた
ため、特にマスター部１０の回路が複雑となり、
このため全体の回路構成も複雑になつて素子数が
非常に多くなる。という問題点があつた。
この発明の目的は、前述したエツジトリガー式
フリツプフロツプの動作を素子数の少ない簡単な
回路でもつて実現させることができるようにした
フリツプフロツプ技術を提供するものである。
フリツプフロツプの動作を素子数の少ない簡単な
回路でもつて実現させることができるようにした
フリツプフロツプ技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、保持回路の保持動作とこの保持回路
へのデータ入力動作を差動回路によつて相補的に
制御するとともに、上記差動回路を、互いに並列
接続された第１，第２の２つのトランジスタＱ
１，Ｑ２と、この２つのトランジスタＱ１，Ｑ２
と差動対をなす第３のトランジスタＱ３と、第
１，第２，第３の各トランジスタＱ１，Ｑ２，Ｑ
３の共通エミツタと負側電源電位との間に介在す
る定電流回路とによつて構成し、さらに上記第３
のトランジスタＱ３のベースに差動回路の入力し
きい値を定める基準電位を与えることにより、エ
ツジトリガー式フリツプフロツプの動作を素子数
の少ない簡単な回路でもつて実現させることがで
きるようにする、という目的を達成するものであ
る。
へのデータ入力動作を差動回路によつて相補的に
制御するとともに、上記差動回路を、互いに並列
接続された第１，第２の２つのトランジスタＱ
１，Ｑ２と、この２つのトランジスタＱ１，Ｑ２
と差動対をなす第３のトランジスタＱ３と、第
１，第２，第３の各トランジスタＱ１，Ｑ２，Ｑ
３の共通エミツタと負側電源電位との間に介在す
る定電流回路とによつて構成し、さらに上記第３
のトランジスタＱ３のベースに差動回路の入力し
きい値を定める基準電位を与えることにより、エ
ツジトリガー式フリツプフロツプの動作を素子数
の少ない簡単な回路でもつて実現させることがで
きるようにする、という目的を達成するものであ
る。
以下、この発明の代表的な実施例を図面を参照
しながら説明する。
しながら説明する。
なお、図面において同一符号は同一あるいは相
当部分を示す。
当部分を示す。
第１図はこの発明によるフリツプフロツプの第
１の実施例を示す。
１の実施例を示す。
同図に示すフリツプフロツプは、クロツク信号
CKの立上り時に入力データDinを読込んで保持
するエツジトリガー方式のフリツプフロツプであ
つて、特にECL（エミツタ・カツプルド・ロジツ
ク）を用いて構成されている。このエツジトリガ
ー式フリツプフロツプは、保持回路２１、入力制
御回路２２、差動回路１１、タイミング発生回路
３によつて構成される。以下、各部２１，２２、
１１，３について詳述する。なお、Vccは正側電
源電位を、Veeは負側電源電位をそれぞれ示す。
CKの立上り時に入力データDinを読込んで保持
するエツジトリガー方式のフリツプフロツプであ
つて、特にECL（エミツタ・カツプルド・ロジツ
ク）を用いて構成されている。このエツジトリガ
ー式フリツプフロツプは、保持回路２１、入力制
御回路２２、差動回路１１、タイミング発生回路
３によつて構成される。以下、各部２１，２２、
１１，３について詳述する。なお、Vccは正側電
源電位を、Veeは負側電源電位をそれぞれ示す。
保持回路２１は一種のセツト・リセツト型のフ
リツプフロツプであつて、その主要部は、npnバ
イポーラトランジスタＱ４，Ｑ５，Ｑ６，Ｑ７、
抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、および定電流回路
１２，１３によつて構成される。この保持回路２
１は入力データDinを保持して出力する。Doutは
その保持出力を示す。
リツプフロツプであつて、その主要部は、npnバ
イポーラトランジスタＱ４，Ｑ５，Ｑ６，Ｑ７、
抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、および定電流回路
１２，１３によつて構成される。この保持回路２
１は入力データDinを保持して出力する。Doutは
その保持出力を示す。
入力制御回路２２は上記保持回路２１に付属す
る回路であつて、２つのnpnバイポーラトランジ
スタＱ８，Ｑ９だけで構成される。この２つのト
ランジスタＱ８，Ｑ９は差動対をなし、その一方
のＱ８のベースに入力データDinが、その他方の
Ｑ９のベースに基準電位Vbb１がそれぞれ与えら
れるようになつている。この入力制御回路２２は
上記保持回路２１の入力動作を制御する。
る回路であつて、２つのnpnバイポーラトランジ
スタＱ８，Ｑ９だけで構成される。この２つのト
ランジスタＱ８，Ｑ９は差動対をなし、その一方
のＱ８のベースに入力データDinが、その他方の
Ｑ９のベースに基準電位Vbb１がそれぞれ与えら
れるようになつている。この入力制御回路２２は
上記保持回路２１の入力動作を制御する。
差動回路１１は、npnバイポーラトランジスタ
Ｑ１，Ｑ２，Ｑ３と定電流回路１４によつて構成
される。トランジスタＱ１，Ｑ２は互いに並列接
続されている。このＱ１，Ｑ２と今一つのＱ３は
互いに差動対をなす。Ｑ１，Ｑ２とＱ３の各エミ
ツタは共通接続され、この共通エミツタが定電流
回路１４を介して負側電源電位Veeに接続されて
いる。また、Ｑ１，Ｑ２の共通コレクタは上記保
持回路２１の共通接地点ＤすなわちＱ３，Ｑ４の
共通エミツタに接続されている。Ｑ３のコレクタ
は上記入力制御回路２２の共通接地点Ｃすなわち
Ｑ８，Ｑ９の共通エミツタに接続されている。さ
らに、Ｑ１，Ｑ２の各ベースには後述する信号
Ａ，Ｂが入力され、Ｑ３のベースには基準電位
Vbb２が与えられるようになつている。基準電位
Vbb２は差動回路１１の入力しきい値を定める。
これにより、この差動回路１１は、上記保持回路
２１と上記入力制御回路２２の各動作を相補的に
制御する。
Ｑ１，Ｑ２，Ｑ３と定電流回路１４によつて構成
される。トランジスタＱ１，Ｑ２は互いに並列接
続されている。このＱ１，Ｑ２と今一つのＱ３は
互いに差動対をなす。Ｑ１，Ｑ２とＱ３の各エミ
ツタは共通接続され、この共通エミツタが定電流
回路１４を介して負側電源電位Veeに接続されて
いる。また、Ｑ１，Ｑ２の共通コレクタは上記保
持回路２１の共通接地点ＤすなわちＱ３，Ｑ４の
共通エミツタに接続されている。Ｑ３のコレクタ
は上記入力制御回路２２の共通接地点Ｃすなわち
Ｑ８，Ｑ９の共通エミツタに接続されている。さ
らに、Ｑ１，Ｑ２の各ベースには後述する信号
Ａ，Ｂが入力され、Ｑ３のベースには基準電位
Vbb２が与えられるようになつている。基準電位
Vbb２は差動回路１１の入力しきい値を定める。
これにより、この差動回路１１は、上記保持回路
２１と上記入力制御回路２２の各動作を相補的に
制御する。
タイミング発生回路３は、入力クロツク信号
CKを正論理と負論理に振分ける位相分割手段と、
この位相分割手段によつて振分けられた２つの信
号の一方を遅延させる遅延手段とを有する。この
場合、その位相分割手段および遅延手段はそれぞ
れ論理ゲート（NORおよびOR）３１，３２によ
つて構成されている。このタイミング発生回路３
からは、相対的に遅延されていない負論理の非遅
延クロツク信号Ａと、論理ゲート３２によつて相
対的に遅延させられた遅延クロツク信号Ｂとが出
力される。この２つの信号Ａ，Ｂは上記差動回路
１１の一方のトランジスタＱ１，Ｑ２のベースに
振分け入力される。これにより、上記差動回路１
１が入力クロツク信号CKの立上り時または立下
り時に駆動されるようになつている。
CKを正論理と負論理に振分ける位相分割手段と、
この位相分割手段によつて振分けられた２つの信
号の一方を遅延させる遅延手段とを有する。この
場合、その位相分割手段および遅延手段はそれぞ
れ論理ゲート（NORおよびOR）３１，３２によ
つて構成されている。このタイミング発生回路３
からは、相対的に遅延されていない負論理の非遅
延クロツク信号Ａと、論理ゲート３２によつて相
対的に遅延させられた遅延クロツク信号Ｂとが出
力される。この２つの信号Ａ，Ｂは上記差動回路
１１の一方のトランジスタＱ１，Ｑ２のベースに
振分け入力される。これにより、上記差動回路１
１が入力クロツク信号CKの立上り時または立下
り時に駆動されるようになつている。
次に動作について説明する。
第２図は第１図に示したフリツプフロツプの動
作例をタイミングチヤートによつて示す。
作例をタイミングチヤートによつて示す。
第１図および第２図において、クロツク信号
CKが“Ｌ”（低電位）の非能動状態にあるとき
は、信号Ａが“Ｈ”で信号Ｂが“Ｌ”（高電位）
となつて、差動回路１１のトランジスタＱ１が
ON（導通）状態となる。この状態では、Ｃ点が
低電位となつて保持回路２１が能動状態になる一
方、Ｄ点が高電位となつて入力制御回路２２が非
能動状態になる。従つて、このときには、入力デ
ータDinの入力が禁止される一方、保持回路２１
の保持状態すなわちＱ４，Ｑ５の各コレクタ電位
がそれぞれ保持出力データDout，Doutとして出
力され続ける。
CKが“Ｌ”（低電位）の非能動状態にあるとき
は、信号Ａが“Ｈ”で信号Ｂが“Ｌ”（高電位）
となつて、差動回路１１のトランジスタＱ１が
ON（導通）状態となる。この状態では、Ｃ点が
低電位となつて保持回路２１が能動状態になる一
方、Ｄ点が高電位となつて入力制御回路２２が非
能動状態になる。従つて、このときには、入力デ
ータDinの入力が禁止される一方、保持回路２１
の保持状態すなわちＱ４，Ｑ５の各コレクタ電位
がそれぞれ保持出力データDout，Doutとして出
力され続ける。
次に、入力クロツク信号CKが非能動状態の
“Ｌ”から能動状態の“Ｈ”に立上ると、先ず信
号Ａの方が切換わつて“Ｌ”になる。信号Ｂの方
は、論理ゲート３２の伝達遅延時間τによつて、
まだ“Ｌ”のままでいる。この状態では、差動回
路１１のトランジスタＱ１とＱ２の両方が共に
OFF（非導通）状態となる。すると、Ｃ点が高電
位となつて保持回路２１が非能動状態になる一
方、Ｄ点が低電位となつて入力制御回路２２が能
動状態になる。これにより、入力データDinが入
力制御回路２２によつて保持回路２１に入力され
るようになる。
“Ｌ”から能動状態の“Ｈ”に立上ると、先ず信
号Ａの方が切換わつて“Ｌ”になる。信号Ｂの方
は、論理ゲート３２の伝達遅延時間τによつて、
まだ“Ｌ”のままでいる。この状態では、差動回
路１１のトランジスタＱ１とＱ２の両方が共に
OFF（非導通）状態となる。すると、Ｃ点が高電
位となつて保持回路２１が非能動状態になる一
方、Ｄ点が低電位となつて入力制御回路２２が能
動状態になる。これにより、入力データDinが入
力制御回路２２によつて保持回路２１に入力され
るようになる。
この後、所定の伝達遅延時間τを経て、信号Ｂ
が“Ｌ”から“Ｈ”に切換わると、再び、Ｃ点が
低電位となつて保持回路２１が能動状態になる一
方、Ｄ点が高電位となつて入力制御回路２２が非
能動状態になる。これにより、保持回路２１は、
信号Ｂが“Ｈ”に切換わる直前の入力データDin
に応じた保持状態に更新され、この更新された保
持状態を持続する。そして、この新たな保持状態
すなわちＱ４，Ｑ５の各コレクタ電位の状態がそ
れぞれ保持出力データDout，として出力さ
れ続けるようになる。
が“Ｌ”から“Ｈ”に切換わると、再び、Ｃ点が
低電位となつて保持回路２１が能動状態になる一
方、Ｄ点が高電位となつて入力制御回路２２が非
能動状態になる。これにより、保持回路２１は、
信号Ｂが“Ｈ”に切換わる直前の入力データDin
に応じた保持状態に更新され、この更新された保
持状態を持続する。そして、この新たな保持状態
すなわちＱ４，Ｑ５の各コレクタ電位の状態がそ
れぞれ保持出力データDout，として出力さ
れ続けるようになる。
この後、クロツク信号CKが“Ｌ”に戻り、先
ずＡ＝“Ｈ”，Ｂ＝“Ｈ”の状態が現われ、続いて
Ａ＝“Ｈ”，Ｂ＝“Ｌ”の元の状態に復帰するが、
この間も上記保持回路２１の保持状態はそのまま
維持される。
ずＡ＝“Ｈ”，Ｂ＝“Ｈ”の状態が現われ、続いて
Ａ＝“Ｈ”，Ｂ＝“Ｌ”の元の状態に復帰するが、
この間も上記保持回路２１の保持状態はそのまま
維持される。
以上のようにして、保持回路２１が１つだけの
簡単な構成でもつて、クロツク信号CKの立上り
時に入力データDinを読込んで保持するエツジト
リガー方式のフリツプフロツプ動作が得られる。
また、入力データをマスター部からスレーブ部へ
転送する方式によらずに、入力データDinを保持
回路２１に直接入力させるようにしているので、
その入力データDinの読込み動作遅れを小さくす
ることができる、という利点も合わせて得ること
ができる。
簡単な構成でもつて、クロツク信号CKの立上り
時に入力データDinを読込んで保持するエツジト
リガー方式のフリツプフロツプ動作が得られる。
また、入力データをマスター部からスレーブ部へ
転送する方式によらずに、入力データDinを保持
回路２１に直接入力させるようにしているので、
その入力データDinの読込み動作遅れを小さくす
ることができる、という利点も合わせて得ること
ができる。
なお、第１図において、Ｑ１，Ｑ２の共通コレ
クタをＤ点に接続し、Ｑ３のコレクタをＣ点に接
続すると、上記とは反対に、クロツク信号CKの
立上り時に入力データDinを読込んで保持する動
作が得られる。
クタをＤ点に接続し、Ｑ３のコレクタをＣ点に接
続すると、上記とは反対に、クロツク信号CKの
立上り時に入力データDinを読込んで保持する動
作が得られる。
(1) 保持回路の保持動作とこの保持回路へのデー
タ入力動作を差動回路によつて相補的に制御す
る制御するとともに、上記差動回路を、互いに
並列接続された第１，第２の２つのトランジス
タＱ１，Ｑ２と、この２つのトランジスタと差
動対をなす第３のトランジスタと、第１，第
２，第３の各トランジスタの共通エミツタと負
側電源電位との間に介在する定電流回路とによ
つて構成し、さらに上記第３のトランジスタの
ベースに差動回路の入力しきい値を定める基準
電位を与えることにより、エツジトリガー式フ
リツプフロツプの動作を素子数の少ない簡単な
回路でもつて実現させることができる、という
効果が得られる。
タ入力動作を差動回路によつて相補的に制御す
る制御するとともに、上記差動回路を、互いに
並列接続された第１，第２の２つのトランジス
タＱ１，Ｑ２と、この２つのトランジスタと差
動対をなす第３のトランジスタと、第１，第
２，第３の各トランジスタの共通エミツタと負
側電源電位との間に介在する定電流回路とによ
つて構成し、さらに上記第３のトランジスタの
ベースに差動回路の入力しきい値を定める基準
電位を与えることにより、エツジトリガー式フ
リツプフロツプの動作を素子数の少ない簡単な
回路でもつて実現させることができる、という
効果が得られる。
(2) また、入力データが保持回路に直接読込まれ
るので、その読込み動作遅れを小さくすること
ができる、という効果が得られる。
るので、その読込み動作遅れを小さくすること
ができる、という効果が得られる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、バイポーラトランジスタの代わ
りにMOS電界効果トランジスタを用いる構成で
あつてもよい。
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、バイポーラトランジスタの代わ
りにMOS電界効果トランジスタを用いる構成で
あつてもよい。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である
ECL型のエツジトリガー式フリツプフロツプ技
術に適用した場合について説明したが、それに限
定されるものではなく、例えば、MOS型あるい
はＣ−MOS型のフリツプフロツプ技術などにも
適用できる。
れた発明をその背景となつた利用分野である
ECL型のエツジトリガー式フリツプフロツプ技
術に適用した場合について説明したが、それに限
定されるものではなく、例えば、MOS型あるい
はＣ−MOS型のフリツプフロツプ技術などにも
適用できる。
第１図はこの発明によるエツジトリガー式フリ
ツプフロツプの第１の実施例を示す回路図、第２
図は第１図に示した回路の動作を示すタイミング
チヤート、第３図は従来技術によるエツジトリガ
ー式フリツプフロツプの概略の構成を示すブロツ
ク図、第４図は第３図に示した回路の動作を示す
タイミングチヤートである。 １……制御部、２……データ保持部、１１……
差動回路、２１……保持回路、２２……入力制御
回路、３……タイミング発生回路、Din……入力
データ、Dout……出力データ、CK……クロツク
信号、３１……位相分割手段としての論理ゲー
ト、３２……遅延手段としての論理ゲート。
ツプフロツプの第１の実施例を示す回路図、第２
図は第１図に示した回路の動作を示すタイミング
チヤート、第３図は従来技術によるエツジトリガ
ー式フリツプフロツプの概略の構成を示すブロツ
ク図、第４図は第３図に示した回路の動作を示す
タイミングチヤートである。 １……制御部、２……データ保持部、１１……
差動回路、２１……保持回路、２２……入力制御
回路、３……タイミング発生回路、Din……入力
データ、Dout……出力データ、CK……クロツク
信号、３１……位相分割手段としての論理ゲー
ト、３２……遅延手段としての論理ゲート。
Claims (1)
- １ クロツク信号の立上り時あるいは立下り時に
入力データを読み込んで保持するエツジトリガー
式のフリツプフロツプであつて、入力データを保
持して出力する保持回路と、この保持回路の入力
動作を制御する入力制御回路と、上記保持回路と
上記入力制御回路の各動作を相補的に制御する差
動回路と、この差動回路をクロツク信号の立上り
時または立下り時に駆動するための信号を発生す
るタイミング回路とを備えて、上記差動回路が駆
動されたときに、上記保持回路を非能動化させる
一方、上記入力制御回路を能動化させるようにな
すとともに、上記差動回路を、互いに並列接続さ
れた第１，第２の２つのトランジスタと、この２
つのトランジスタと差動対をなす第３のトランジ
スタと、第１，第２，第３の各トランジスタの共
通エミツタと負側電源電位との間に介在する定電
流回路とによつて構成し、上記タイミング回路
を、入力クロツク信号を正論理と負論理に振分け
る位相分割手段と、この位相分割手段によつて振
分けられた２つの信号の一方を遅延させる遅延手
段とによつて構成し、上記タイミング回路から出
力される遅延信号と非遅延信号を上記第１のトラ
ンジスタのベースと上記第２のトランジスタのベ
ースに振分けて入力させる一方、上記第３のトラ
ンジスタのベースに差動回路の入力しきい値を定
める基準電位を与えるようにしたことを特徴とす
るフリツプフロツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018561A JPS61177811A (ja) | 1985-02-04 | 1985-02-04 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018561A JPS61177811A (ja) | 1985-02-04 | 1985-02-04 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61177811A JPS61177811A (ja) | 1986-08-09 |
| JPH0584687B2 true JPH0584687B2 (ja) | 1993-12-02 |
Family
ID=11975031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60018561A Granted JPS61177811A (ja) | 1985-02-04 | 1985-02-04 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177811A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221717A (ja) * | 1988-07-11 | 1990-01-24 | Toshiba Corp | 低電圧駆動形論理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124926A (en) * | 1981-01-26 | 1982-08-04 | Nec Corp | Flip-flop circuit |
-
1985
- 1985-02-04 JP JP60018561A patent/JPS61177811A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61177811A (ja) | 1986-08-09 |
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