JPH0584688B2 - - Google Patents
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- Publication number
- JPH0584688B2 JPH0584688B2 JP59269211A JP26921184A JPH0584688B2 JP H0584688 B2 JPH0584688 B2 JP H0584688B2 JP 59269211 A JP59269211 A JP 59269211A JP 26921184 A JP26921184 A JP 26921184A JP H0584688 B2 JPH0584688 B2 JP H0584688B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- node
- resistor
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
Description
〔産業上の利用分野〕
本発明はバイポーラトランジスタによつて構成
される集積回路の出力回路に関わるものであつ
て、特にアナログ回路からの入力信号をデイジタ
ル信号として出力する回路に関わるものである。 アナログ信号を取り扱う集積回路とデイジタル
信号を取り扱う集積回路とは、要求される特性が
異なるため夫々独自の回路が使用され、両者が一
つの集積回路内に組み込まれることは少ない。し
かしながら、例えばアナログ的に動作するセンサ
の信号をTTLレベルで出力する回路といつたも
のが求められることがあり、このような機能を持
つ集積回路ではＨレベル或いはＬレベルを切り換
えて出力する出力回路を備えなければならない。 デイジタル信号の出力回路として一般的なもの
にはトーテムポール形と呼ばれる回路があり、第
２図にその基本的な構成を示す。この回路の動作
は次の如くである。 Q21のベースに接続されているVIN端子がＨレ
ベルになると（即ち、ベース電流が注入される
と）Q21のエミツタ電流が流れQ22をオンにする
一方、Q23のベース電流はQ21のコレクタ電流に
引つ張られて流れなくなり、Q23がオフ状態にな
るので、VOUT端子はＬレベルとなる。反対にVIN
端子がＬレベルになると（即ち、ベース電流が流
れなくなると）Q21のエミツタ電流が止まつて
Q22をオフにする一方、Q23にベース電流が流れ
てこれをオンにするので、VOUTはＨレベルとな
る。 このような動作ではQ22の電流が飽和すること
になるので、出力の立ち上がり／立ち下がりの応
答が遅れ、入／出力の波形は第３図に示すような
関係を示すことなる。即ち、破線で示された入力
信号に対し、実線で示されるような崩れた波形の
信号が出力されるのである。 デイジタル集積回路では、Q22，Q23のコレク
タ電流をシヨツトキバリヤダイオード（以下、
SBDと略記）でクランプしてトランジスタの動
作を非飽和形とすることにより、この問題を解決
している。然し乍ら、アナログ回路では、トラン
ジスタの動作電圧が高いため耐圧の低いSBDが
使えないという事情や、マスタースライスのよう
に、シリコン単結晶に施す処理が終了しているも
のでは、特性管理の観点から、SBDを追加する
ことが困難であるという事情があるため、クラン
プ回路を設けることは通常行われない。 従つてアナログ集積回路にデイジタル信号を出
力する回路を設ける場合のために、SBDクラン
プに代わる高速化の手段であつて設計、製作の容
易なものが開発されれば、斯種集積回路の設計に
資するところ大である。 〔従来の技術〕 ロジツクICにおけるトーテムポール形のTTL
出力回路には、シヨツトキダイオードを用いるこ
とによつて高速化が行われてきたが、アナログ
ICに於いてはそれを高速化することはあまり行
われていない。 〔発明が解決しようとする問題点〕 上記の如くアナログICに於いては、ロジツク
ICのように高速動作に対する要求が強くないこ
とや、シユツトキダイオードの耐圧が低いこと等
が原因でSBDクランプのような回路は利用し難
い面がある。本発明はこの点に鑑み、シヨツトキ
ダイオードを使用しない非飽和動作の出力回路を
提供するものである。 〔問題点を解決するための手段〕 上記問題点は、特許請求の範囲の項に記された
本発明の回路によつて解決されるが、本発明を第
１図の実施例に従つて要約すると、Ｑ４のベース
電流を引つ張るＱ２の動作をＤ１，Ｄ２からの電
流によつて非飽和に保ち、Ｑ３の動作をＤ３の電
流によつて非飽和にすると共に、Ｑ２，Ｑ３のベ
ース回路を分離することによつて回路定数の決定
を容易としたものである。 〔作用〕 本発明の出力回路に於いては、出力段のスイツ
チングトランジスタと、同負荷トランジスタを駆
動するトランジスタが非飽和動作をするので、出
力波形の崩れが防止され、更にこれ等のトランジ
スタのベース回路が独立していることから、夫々
の回路定数を選定する場合に満たすべき条件が簡
単なものになつている。 〔実施例〕 第１図は本発明を示す回路図であり、該回路を
構成する素子のうち、ダイオードはトランジスタ
のコレクタとベースを短絡してダイオード接続と
したものである。該回路は以下の如く作動する。 VIN端子がＨレベルになると、即ちＱ１にベー
ス電流が注入されると、節点Ｎ１の電位が上がつ
て、Ｑ２のベース電流が流れる。即ちＱ２がオン
の状態になるので、Ｑ４のベース電流がＱ２に引
つ張られＱ４はオフ状態になる。一方、Ｑ３はＮ
１点の電位が上がる結果、オン状態となつて
VOUTの電流を引つ張る、即ちVOUTがＬレベルに
なる。 この状態に於いてＱ２は、VINとN3点の間に接
続されたＤ１，Ｄ２を通じてそのコレクタに電流
が供給される結果、非飽和の状態に維持されるこ
とになる。同様にＱ３もＤ３を通じてコレクタ電
流が供給され、非飽和状態になつている。VINと
Ｎ３点の間に２個のダイオードが接続されている
のは、Ｎ３点の電位を制御するためである。 このように、出力段のスイツチングトランジス
タと、負荷トランジスタを駆動するトランジスタ
とが非飽和動作を行うので、本回路の動作速度は
速やかなものとなつている。 次に本回路の回路定数の決定について述べる。 VINがＨレベルの時のＮ１，Ｎ４点の電位を考
えてみる。Ｎ２，Ｎ５点の電位は夫々Ｑ２，Ｑ３
のVBEと同じであり、ベース電流は無視し得る程
度に小であることから、次の関係が成立する。 VN1＝VBE2（１＋R1／R2） ……(1) VN4＝VBE3（１＋R4／R5） ……(2) Ｎ４点の電流については、 I1＋I2＋I3＝０ であり、I3はダイオード電流であるからI3≦０で
ある。従つて、 I1≧I2 ……(3) でなければならない。 一方、I1＝（VN1−VN4）／R3であり、I2＝
VBE3／R5であるから、これ等と(1)，(2)の関係を
(3)に代入すると、 VBE2（１＋R1／R2）−VBE3（１＋R4／R5）／R3≧VBE3
／R5 VBE2＝VBE3＝VBEとしてよいから、上式は VBE／R3（R1／R2−R4／R5）−VBE／R5≧０ ……(4) となる。いま、R2＝R5に選ぶと、(4)式は R3≦R1−R4 ……(5) となり、R1とR4の値が決まればR3の値を決める
ことが出来る。 次に、Ｑ４をオフ状態にする為の条件は、
VOUTのＬレベルをVOLとすると、 VN3≦VOL＋VBE4 を満たせばよい。Ｎ３の電位は VN3＝VN1＋VBE1＋VFD1＋VFD2 であるが、VBE1＝VFD1＝VFD2＝VBEと見做し得る
から VN3＝VBE・R1／R2 但し、VFD1，VFD2は夫々Ｄ１，Ｄ２の順方向立
ち上がり電圧である。 従つて、 VOL≧VN3−VBE4 ＝VBE・R1／R2−VBE4 ＝VBE（R1／R2−１） となるが、VOL≒０であることから、 R1／R2≦１ ……(6) がＱ４をオフ状態にさせる条件である。 以上考察したように本発明の回路は、(5)，(6)式
及びR2＝R5を満足させるという、極めて軽い制
約を受けるだけでＲ１〜Ｒ５の値を選定すること
が出来る。なお、Ｒ６はＱ４にベース電流を供給
するためのものであり、Ｑ４を自己バイアス出来
る値に選べばよく、Ｒ７は外部負荷に流す電流を
制限するためのものであるから、その目的に合致
した値とすればよい。これ等の抵抗値の選定は従
来技術に属するものである。 また実施例では、Ｑ１，Ｑ２，Ｑ４のコレクタ
は共通のVCCに接続されているが、同極性の他
の電源に接続されても良いことは勿論である。 第１図の回路の抵抗値の具体例を次表に示す。
される集積回路の出力回路に関わるものであつ
て、特にアナログ回路からの入力信号をデイジタ
ル信号として出力する回路に関わるものである。 アナログ信号を取り扱う集積回路とデイジタル
信号を取り扱う集積回路とは、要求される特性が
異なるため夫々独自の回路が使用され、両者が一
つの集積回路内に組み込まれることは少ない。し
かしながら、例えばアナログ的に動作するセンサ
の信号をTTLレベルで出力する回路といつたも
のが求められることがあり、このような機能を持
つ集積回路ではＨレベル或いはＬレベルを切り換
えて出力する出力回路を備えなければならない。 デイジタル信号の出力回路として一般的なもの
にはトーテムポール形と呼ばれる回路があり、第
２図にその基本的な構成を示す。この回路の動作
は次の如くである。 Q21のベースに接続されているVIN端子がＨレ
ベルになると（即ち、ベース電流が注入される
と）Q21のエミツタ電流が流れQ22をオンにする
一方、Q23のベース電流はQ21のコレクタ電流に
引つ張られて流れなくなり、Q23がオフ状態にな
るので、VOUT端子はＬレベルとなる。反対にVIN
端子がＬレベルになると（即ち、ベース電流が流
れなくなると）Q21のエミツタ電流が止まつて
Q22をオフにする一方、Q23にベース電流が流れ
てこれをオンにするので、VOUTはＨレベルとな
る。 このような動作ではQ22の電流が飽和すること
になるので、出力の立ち上がり／立ち下がりの応
答が遅れ、入／出力の波形は第３図に示すような
関係を示すことなる。即ち、破線で示された入力
信号に対し、実線で示されるような崩れた波形の
信号が出力されるのである。 デイジタル集積回路では、Q22，Q23のコレク
タ電流をシヨツトキバリヤダイオード（以下、
SBDと略記）でクランプしてトランジスタの動
作を非飽和形とすることにより、この問題を解決
している。然し乍ら、アナログ回路では、トラン
ジスタの動作電圧が高いため耐圧の低いSBDが
使えないという事情や、マスタースライスのよう
に、シリコン単結晶に施す処理が終了しているも
のでは、特性管理の観点から、SBDを追加する
ことが困難であるという事情があるため、クラン
プ回路を設けることは通常行われない。 従つてアナログ集積回路にデイジタル信号を出
力する回路を設ける場合のために、SBDクラン
プに代わる高速化の手段であつて設計、製作の容
易なものが開発されれば、斯種集積回路の設計に
資するところ大である。 〔従来の技術〕 ロジツクICにおけるトーテムポール形のTTL
出力回路には、シヨツトキダイオードを用いるこ
とによつて高速化が行われてきたが、アナログ
ICに於いてはそれを高速化することはあまり行
われていない。 〔発明が解決しようとする問題点〕 上記の如くアナログICに於いては、ロジツク
ICのように高速動作に対する要求が強くないこ
とや、シユツトキダイオードの耐圧が低いこと等
が原因でSBDクランプのような回路は利用し難
い面がある。本発明はこの点に鑑み、シヨツトキ
ダイオードを使用しない非飽和動作の出力回路を
提供するものである。 〔問題点を解決するための手段〕 上記問題点は、特許請求の範囲の項に記された
本発明の回路によつて解決されるが、本発明を第
１図の実施例に従つて要約すると、Ｑ４のベース
電流を引つ張るＱ２の動作をＤ１，Ｄ２からの電
流によつて非飽和に保ち、Ｑ３の動作をＤ３の電
流によつて非飽和にすると共に、Ｑ２，Ｑ３のベ
ース回路を分離することによつて回路定数の決定
を容易としたものである。 〔作用〕 本発明の出力回路に於いては、出力段のスイツ
チングトランジスタと、同負荷トランジスタを駆
動するトランジスタが非飽和動作をするので、出
力波形の崩れが防止され、更にこれ等のトランジ
スタのベース回路が独立していることから、夫々
の回路定数を選定する場合に満たすべき条件が簡
単なものになつている。 〔実施例〕 第１図は本発明を示す回路図であり、該回路を
構成する素子のうち、ダイオードはトランジスタ
のコレクタとベースを短絡してダイオード接続と
したものである。該回路は以下の如く作動する。 VIN端子がＨレベルになると、即ちＱ１にベー
ス電流が注入されると、節点Ｎ１の電位が上がつ
て、Ｑ２のベース電流が流れる。即ちＱ２がオン
の状態になるので、Ｑ４のベース電流がＱ２に引
つ張られＱ４はオフ状態になる。一方、Ｑ３はＮ
１点の電位が上がる結果、オン状態となつて
VOUTの電流を引つ張る、即ちVOUTがＬレベルに
なる。 この状態に於いてＱ２は、VINとN3点の間に接
続されたＤ１，Ｄ２を通じてそのコレクタに電流
が供給される結果、非飽和の状態に維持されるこ
とになる。同様にＱ３もＤ３を通じてコレクタ電
流が供給され、非飽和状態になつている。VINと
Ｎ３点の間に２個のダイオードが接続されている
のは、Ｎ３点の電位を制御するためである。 このように、出力段のスイツチングトランジス
タと、負荷トランジスタを駆動するトランジスタ
とが非飽和動作を行うので、本回路の動作速度は
速やかなものとなつている。 次に本回路の回路定数の決定について述べる。 VINがＨレベルの時のＮ１，Ｎ４点の電位を考
えてみる。Ｎ２，Ｎ５点の電位は夫々Ｑ２，Ｑ３
のVBEと同じであり、ベース電流は無視し得る程
度に小であることから、次の関係が成立する。 VN1＝VBE2（１＋R1／R2） ……(1) VN4＝VBE3（１＋R4／R5） ……(2) Ｎ４点の電流については、 I1＋I2＋I3＝０ であり、I3はダイオード電流であるからI3≦０で
ある。従つて、 I1≧I2 ……(3) でなければならない。 一方、I1＝（VN1−VN4）／R3であり、I2＝
VBE3／R5であるから、これ等と(1)，(2)の関係を
(3)に代入すると、 VBE2（１＋R1／R2）−VBE3（１＋R4／R5）／R3≧VBE3
／R5 VBE2＝VBE3＝VBEとしてよいから、上式は VBE／R3（R1／R2−R4／R5）−VBE／R5≧０ ……(4) となる。いま、R2＝R5に選ぶと、(4)式は R3≦R1−R4 ……(5) となり、R1とR4の値が決まればR3の値を決める
ことが出来る。 次に、Ｑ４をオフ状態にする為の条件は、
VOUTのＬレベルをVOLとすると、 VN3≦VOL＋VBE4 を満たせばよい。Ｎ３の電位は VN3＝VN1＋VBE1＋VFD1＋VFD2 であるが、VBE1＝VFD1＝VFD2＝VBEと見做し得る
から VN3＝VBE・R1／R2 但し、VFD1，VFD2は夫々Ｄ１，Ｄ２の順方向立
ち上がり電圧である。 従つて、 VOL≧VN3−VBE4 ＝VBE・R1／R2−VBE4 ＝VBE（R1／R2−１） となるが、VOL≒０であることから、 R1／R2≦１ ……(6) がＱ４をオフ状態にさせる条件である。 以上考察したように本発明の回路は、(5)，(6)式
及びR2＝R5を満足させるという、極めて軽い制
約を受けるだけでＲ１〜Ｒ５の値を選定すること
が出来る。なお、Ｒ６はＱ４にベース電流を供給
するためのものであり、Ｑ４を自己バイアス出来
る値に選べばよく、Ｒ７は外部負荷に流す電流を
制限するためのものであるから、その目的に合致
した値とすればよい。これ等の抵抗値の選定は従
来技術に属するものである。 また実施例では、Ｑ１，Ｑ２，Ｑ４のコレクタ
は共通のVCCに接続されているが、同極性の他
の電源に接続されても良いことは勿論である。 第１図の回路の抵抗値の具体例を次表に示す。
本発明の出力回路は主要なトランジスタが非飽
和動作をするので、高速スイツチングが行われ、
出力波形の崩れがない。また、回路定数を決定す
る際の制約が少ないので、設計が容易である。
和動作をするので、高速スイツチングが行われ、
出力波形の崩れがない。また、回路定数を決定す
る際の制約が少ないので、設計が容易である。
第１図は本発明の出力回路、第２図は公知の出
力回路、第３図は公知回路の出力波形を示す図で
あつて、 図に於いて、Ｄ１〜Ｄ３はダイオード、Ｑ１〜
Ｑ４，Ｑ２１〜Ｑ２３はトランジスタ、Ｒ１〜Ｒ
７，Ｒ２１，Ｒ２２は抵抗である。
力回路、第３図は公知回路の出力波形を示す図で
あつて、 図に於いて、Ｄ１〜Ｄ３はダイオード、Ｑ１〜
Ｑ４，Ｑ２１〜Ｑ２３はトランジスタ、Ｒ１〜Ｒ
７，Ｒ２１，Ｒ２２は抵抗である。
Claims (1)
- 【特許請求の範囲】 １ ベースが電流入力端子VINに接続されてい
る第１のトランジスタＱ１のエミツタが接続され
る第１の節点Ｎ１は、直列に接続された第１及び
第２の抵抗Ｒ１，Ｒ２を介して第１の電源GND
に接続され、 第１の抵抗Ｒ１と第２の抵抗Ｒ２が接続される
第２の節点Ｎ２には第２のトランジスタＱ２のベ
ースが接続され、 前記入力端子VINと、第２のトランジスタＱ
２のコレクタ並びに第４のトランジスタＱ４のベ
ースが接続される第３の節点Ｎ３との間には、直
列に接続された第１及び第２のダイオードＤ１，
Ｄ２が接続され、 第１の節点Ｎ１と第１の電源GNDの間には直
列に接続された第３、第４及び第５の抵抗Ｒ３，
Ｒ４，Ｒ５が接続され、 第４の抵抗と第５の抵抗Ｒ４，Ｒ５が接続され
る第５の節点Ｎ５には第３のトランジスタＱ３の
ベースが接続され、 第４のトランジスタＱ４のエミツタ及び第３の
トランジスタＱ３のコレクタは出力端子VOUT
に接続されると共に、第３の抵抗と第４の抵抗Ｒ
３，Ｒ４が接続される第４の節点Ｎ４と出力端子
VOUTとの間には第３のダイオードＤ３が接続
され、 第２及び第３のトランジスタＱ２，Ｑ３のエミ
ツタは第１の電源GNDに接続され、 第１のトランジスタのコレクタは第２の電源
VCCに接続されると共に第３の節点Ｎ３及び第
４のトランジスタＱ４のコレクタは、夫々第６の
抵抗Ｒ６及び第７の抵抗Ｒ７を介し若しくは介す
ることなく第２の電源又はこれと同極性の電源に
接続されて成ることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269211A JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269211A JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61146013A JPS61146013A (ja) | 1986-07-03 |
| JPH0584688B2 true JPH0584688B2 (ja) | 1993-12-02 |
Family
ID=17469216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269211A Granted JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61146013A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9073220B2 (en) | 2004-01-09 | 2015-07-07 | Seiko Epson Corporation | Horizontal multiple articulation type robot |
-
1984
- 1984-12-20 JP JP59269211A patent/JPS61146013A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9073220B2 (en) | 2004-01-09 | 2015-07-07 | Seiko Epson Corporation | Horizontal multiple articulation type robot |
| US9630327B2 (en) | 2004-01-09 | 2017-04-25 | Seiko Epson Corporation | Horizontal multiple articulation type robot |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61146013A (ja) | 1986-07-03 |
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