JPH058477U - 半導体試験装置用遅延発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 遅延量調整時間を短くする。 【構成】 被試験ＩＣ素子のピンと対応した測定チャネ
ル１１が複数のボード１２₁ 〜１２_n に分配して設けら
れ、各測定チャネル１１にタイミング発生器が設けら
れ、かつ各タイミング発生器ごとにその出力を設定した
遅延量だけ遅延できる可変遅延発生器が複数設けられ
る。各ボード１２₁／１２_n にそれぞれ遅延量調整回路
２２₁ 〜２２_n が設けられる。その各遅延量調整回路は
ＣＰＵ１５から起動されると、そのボード内の可変遅延
発生器に対し、複数の遅延量を順次設定し、その各遅延
量を測定し、その複数の測定値から与えられた遅延量に
対して、必要な設定遅延量との関係を自動的に行い、か
つこのことをそのボードに所属する可変遅延発生器につ
いて順次自動的に行う。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、半導体試験装置に用いられ、各測定チャネルごとに設けられたタ イミング発生器の各出力に設定した遅延を与えるための遅延発生装置に関する。

【０００２】

【従来の技術】

図３Ａに従来の装置を示す。被試験ＩＣ素子（図示せず）のピンと対応した測 定チャネル１１が複数のボード１２₁ 〜１２_n に分配して設けられている。各測 定チャネル１１にはそれぞれ図３Ｂに示すようにタイミング発生器１３が設けら れ、そのタイミング発生器１３の出力を複数の可変遅延発生器１４でそれぞれ設 定した遅延量だけ遅延して所望のタイミングパルスとして出力することができる ようにされている。

【０００３】 従来において、各可変遅延発生器１４の遅延量の調整は各測定チャネル１１ご とにその各１つの可変遅延発生器１４を、ＣＰＵ１５の制御によりマルチプレク サ１６を制御して測定回路１７に接続して行っている。各可変遅延発生器１４は 、例えば図４に示すように、直通通路１５と遅延素子１６の通路とのいずれかを マルチプレクサ１７で選択するようにした遅延段１８が複数縦続接続されてなり 、各遅延素子１６は多段接続ゲートのＩＣにおける伝搬遅延Ｔ_pdを利用したもの である。各マルチプレクサ１７に対する設定により、入力端から出力端までの取 り得るすべての経路について遅延量を測定する。この遅延量の測定は、この可変 遅延発生器の経路を含む発振回路を構成して発振させ、その発振周期を測定して 行う。測定した各経路の遅延量をその小さい順にならべ、これらから遅延量の差 が所定値ΔＴとなるものを順次取り出す。つまり遅延量がＴ_a ，Ｔ_a ＋ΔＴ，Ｔ _a ＋２ΔＴ，Ｔ_a ＋３ΔＴ，・・・の各経路を選択する。メモリよりなるデータ 変換器１９に遅延量０，ΔＴ，２ΔＴ，３ΔＴ，・・・を示すデータを入力する と、それぞれ遅延量Ｔ_a ，Ｔ_a ＋ΔＴ，Ｔ_a ＋２ΔＴ，Ｔ_a ＋３ΔＴ，・・・の 各経路をとるための各遅延段１８のマルチプレクサ１７を制御するためのデータ が出力されて対応マルチプレクサ１７を制御するようにされる。所望の遅延量を 示すデータがラッチ回路２１に設定され、その出力でデータ変換器１９を介して 各マルチプレクサ１７が制御され、所望遅延量と対応した遅延が設定される。な お、このような可変遅延発生器については、特願平３−２１１００号明細書に詳 細にのべてある。

【０００４】

【考案が解決しようとする課題】

以上述べたように、従来においては各測定チャネルごとにその各複数の可変遅 延発生器について１つずつ遅延量を調整していた。このため、例えば測定チャネ ル１１の数が５１２，１つの測定チャネルに設ける可変遅延発生器１４の数が７ ，１つの遅延発生器１４の遅延段１８が１０段の場合、遅延量の測定を５１２× ７×１０２４回行う必要があり、このため測定時間が長くなり、またＣＰＵ１５ で前記回数だけ各遅延発生器１４に対するデータ設定を行う必要があり、全体と して可なりの時間を要する問題がある。

【０００５】

【課題を解決するための手段】

この考案によれば、可変遅延発生器の複数ごとに遅延量調整回路が設けられ、 各遅延量調整回路は複数の遅延量を可変遅延発生器に順次設定し、その各遅延量 を測定し、これら測定値から与えられた遅延量に対し、その遅延を発生させるに 必要とする設定遅延量を求めることを可変遅延発生器に対して自動的に順次行う 。

【０００６】

【実施例】

図１にこの考案の実施例を示し、図３と対応する部分に同一符号を付けてある 。この実施例では、各ボード１２₁ 〜１２_n にそれぞれ遅延量調整回路２２₁ 〜 ２２_n が設けられる。これら遅延量調整回路２２₁ 〜２２_n は、それぞれ所属す るボード内の各測定チャネルに属する各複数の可変遅延発生器の遅延量を調整す る。遅延量調整回路２２₁ 〜２２_n は同一構成であり、その具体例を図２に示す 。

【０００７】 端子２３から起動パルスが与えられると、発振器２４が発振を開始する。発振 器２４の出力は分周器２５で分周され、その分周出力はカウンタ２６で計数され る。そのカウンタ２６の計数値をアドレスとして、命令コードメモリ２７が読み 出される。メモリ２７から順次読み出される命令コードはデコーダ２８でデコー ドされ、そのデコード出力によりアドレスポインタ２９がメモリ３１をアドレス 指定して読み出す。メモリ３１は被測定系、つまり遅延発生器１４を所定の動作 モードにセットするためデータを格納しており、従って遅延発生器１４を測定モ ードにセットするためのデータやメモリのアドレスなどが内部バス３２に順次出 力される。所定のデータセットが終了すると、発振器２４の発振が停止され、か つフリップフロップ３３がセットされ、そのセット出力でパルス発生器３４より パルスが発生される。前記メモリ３１の出力によるデータセットによりマルチプ レクサ３５が制御されて可変遅延発生器１４の１つが選択されてあり、デコーダ ２８の出力でゲート３６が開かれると、選択された遅延発生器１４を含むループ が形成され、パルス発生器３４からパルスがこのループを巡回する発振状態とな る。この発振出力がデバイダ３７で分周され、その分周された出力の周期が、ス ケーラ３８で端子３９からの基準クロックを計数することにより測定される。

【０００８】 このようにして選択された可変遅延発生器１４の設定された遅延量（図４中の １つの経路）に対する遅延量が測定され、その測定結果は格納メモリ４１に格納 される。同様にして選択された可変遅延発生器１４における各経路を順次設定し て遅延量が測定される。これら測定結果を、演算器４２で前述のようにソーティ ングし、さらに目的とする精度間隔ΔＴとなるものを選択し、目的とする遅延量 と設定データとの対応を変換メモリ４３に格納する。同様にして他の遅延発生器 １４についても設定遅延量と設定データとの対応を得る。以上のことがそのボー ドに属するすべての可変遅延発生器について自動的に行われる。

【０００９】 このように構成されているから、ＣＰＵ１５は各遅延量調整回路２２₁ 〜２２ _n に遅延量調整の起動指令を与えれば、各遅延量調整回路２２₁ 〜２２_n はそれ ぞれ自動的にそのボード内のすべての可変遅延発生器１４に対する遅延量調整を 行う。得られた各変換メモリ４３のデータはＣＰＵ１５へ転送される。

【００１０】

【考案の効果】

以上述べたように、この考案によれば複数の可変遅延発生器ごとに遅延量調整 回路を設け、それぞれ各遅延量調整回路ごとにこれに属する可変遅延発生器の調 整を自動的に行わせるため、その可変遅延発生器の群の数（実施例ではボード１ ２の数）をＮとすれば、それだけでも、調整時間は従来のＮ分の１となる。しか も各遅延量調整回路は、例えばそのボード内で被調整遅延発生器についてループ を構成して測定を行うため、そのループ長が短く、従来においては可変遅延発生 器の全体に対して１つの測定回路１７を用いているため、平均的なループ長が長 くなり、これに対し、この考案は例えば約５分の１程度となる。これらのため、 この考案では従来よりも調整時間が約５Ｎ分の１となり、調整時間を著しく短く することができる。

【図面の簡単な説明】

【図１】この考案の実施例を示すブロック図。

【図２】遅延量調整回路の具体例を示すブロック図。

【図３】Ａは従来の遅延量調整を説明するためのブロッ
ク図、Ｂはタイミング発生器と複数の可変遅延発生器と
を示すブロック図である。

【図４】可変遅延発生量１４の具体例を示すブロック
図。

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 被試験ＩＣ素子の各ピン対応に設けられ
   る測定チャネルに対し、それぞれタイミング発生器が設
   けられ、その各タイミング発生器の出力を設定した遅延
   量だけ遅延することができる可変遅延発生器がそれぞれ
   設けられた半導体試験装置用遅延発生装置において、 上記可変遅延発生器の複数ごとに、複数の遅延量を順次
   設定し、その各遅延量を測定し、これら測定値から与え
   られた遅延量に対し、その遅延を発生させるに必要とす
   る設定遅延量を求めることを、所定の順で行う遅延量調
   整回路が設けられていることを特徴とする半導体試験装
   置用遅延発生装置。