JPS58201151A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS58201151A JPS58201151A JP57085321A JP8532182A JPS58201151A JP S58201151 A JPS58201151 A JP S58201151A JP 57085321 A JP57085321 A JP 57085321A JP 8532182 A JP8532182 A JP 8532182A JP S58201151 A JPS58201151 A JP S58201151A
- Authority
- JP
- Japan
- Prior art keywords
- speed clock
- output
- low
- test
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はテスト機能を有する集積回路に関す最近集積
回路は超小形化の傾向にあるが、これとともに超高速化
が進められている。
回路は超小形化の傾向にあるが、これとともに超高速化
が進められている。
しかして、従来集積回路においては適当な入カバターン
を与え出カバターンが正しい正答パターンと一致するか
否かにより良否を判定し、出カバターンが正答パターン
と一致しなければ不良とみなす所謂論理機能のテストや
、出力バーターンが０か１に決まるタイミングがいつか
、つまり入カバターンを与えた瞬間から出カバターンが
現われるまでの時間が仕様値を満足するか否かをテスト
する所謂遅延時間のテストなどが行なわれる。
を与え出カバターンが正しい正答パターンと一致するか
否かにより良否を判定し、出カバターンが正答パターン
と一致しなければ不良とみなす所謂論理機能のテストや
、出力バーターンが０か１に決まるタイミングがいつか
、つまり入カバターンを与えた瞬間から出カバターンが
現われるまでの時間が仕様値を満足するか否かをテスト
する所謂遅延時間のテストなどが行なわれる。
ところが、集積回路の高速化が進むと特に入力から出力
が現われるまでの時間が極めて短くなるためいままでの
ＩＣテスタではこれに対応できずこのため高速集積回路
用のテスタを新たに開発することが望まれでいる。しか
し、このような高速ＩＣテスタを新たに開発するのは極
めて経済的負担が大きくなる欠点があった。
が現われるまでの時間が極めて短くなるためいままでの
ＩＣテスタではこれに対応できずこのため高速集積回路
用のテスタを新たに開発することが望まれでいる。しか
し、このような高速ＩＣテスタを新たに開発するのは極
めて経済的負担が大きくなる欠点があった。
この発明は上記事情に鑑みてなされたもので高速テスト
を可能にしたテスト回路を有する集積回路を提供するこ
とを目的とする。
を可能にしたテスト回路を有する集積回路を提供するこ
とを目的とする。
内部ロジックの入力端子側および出力端子側に夫々入力
レジスタおよび出力レジスタを設け、且つ高速クロック
を発振する手段およびこの高速クロックに同期する低速
クロックを発生する手段を設はテスト前後処理モード時
選択手段にて低速クロックを選択しこの低速クロックに
て入カバターンを用意し、その後テスト実行モードをま
って上記選択手段にて高速クロックを選択し最初の高速
クロックにより上記入カバターンを入力レジスターこ入
力するとともにこれに続く高速クロックにてりこみこの
出力レジスタの出力をその後のテスト前後処理モードの
低速クロックにて読み出しテストの判定を行なうように
している。
レジスタおよび出力レジスタを設け、且つ高速クロック
を発振する手段およびこの高速クロックに同期する低速
クロックを発生する手段を設はテスト前後処理モード時
選択手段にて低速クロックを選択しこの低速クロックに
て入カバターンを用意し、その後テスト実行モードをま
って上記選択手段にて高速クロックを選択し最初の高速
クロックにより上記入カバターンを入力レジスターこ入
力するとともにこれに続く高速クロックにてりこみこの
出力レジスタの出力をその後のテスト前後処理モードの
低速クロックにて読み出しテストの判定を行なうように
している。
高速化された集積回路にも最適な試験結果が得られ、し
かも小規模なテスト専用回路を組込むだけなので経済的
にも有利である。またテスト実行モードとして複数サイ
クルにまたがるテストを行なうことができる利点もある
。
かも小規模なテスト専用回路を組込むだけなので経済的
にも有利である。またテスト実行モードとして複数サイ
クルにまたがるテストを行なうことができる利点もある
。
以下、この発明の一実施例を図面をこ従い説明する。
第１図において、１は内部ロジックで、この内部ロジッ
ク１は入力側に入力レジスタ２および出力側に出力レジ
スタ３を夫々有している。
ク１は入力側に入力レジスタ２および出力側に出力レジ
スタ３を夫々有している。
発振するようにしている。この発振回路４の出九端に発
振出力端子５．同期フリップフロップ６のＣ’ＬＫ端子
および第１の選択回路７の一方端子を接続している。上
記同期フリップフロップ６はＤ端子をクロック端子８に
接続し、Ｑ端子を上記第１の選択回路７の他方の入力端
子に接続している。
振出力端子５．同期フリップフロップ６のＣ’ＬＫ端子
および第１の選択回路７の一方端子を接続している。上
記同期フリップフロップ６はＤ端子をクロック端子８に
接続し、Ｑ端子を上記第１の選択回路７の他方の入力端
子に接続している。
また第１の選択回路７の出力端子を第２の選択回路９の
一方の入力端子に接続している。この第２の選択回路９
は他方入力端子を上記クロック端子８に接続し、出力端
子を上記内部ロジック１に接続し１選択制御端子をテス
ト端子１０に接続している。
一方の入力端子に接続している。この第２の選択回路９
は他方入力端子を上記クロック端子８に接続し、出力端
子を上記内部ロジック１に接続し１選択制御端子をテス
ト端子１０に接続している。
１１はテスト実行モードに入ることを指示するテスト開
始端子で、この端子１１はアンド回路１２を介してテス
ト実行フリップフロップ１３を接続している。このフリ
ップフロップ１３はテスト実行モード時に＠１”になり
、テスト実行モードが終了すると”０”になるもので、
ＣＬＫ端子を上記第２の選択回路９の出力端子に、Ｑ
端子を上記第１の選択回路７の選択制御端子に夫々接続
している。
始端子で、この端子１１はアンド回路１２を介してテス
ト実行フリップフロップ１３を接続している。このフリ
ップフロップ１３はテスト実行モード時に＠１”になり
、テスト実行モードが終了すると”０”になるもので、
ＣＬＫ端子を上記第２の選択回路９の出力端子に、Ｑ
端子を上記第１の選択回路７の選択制御端子に夫々接続
している。
また、上記フリップフロップ１３のＱ端子および上記第
２の選択回路９の出力端子をアンド回路１４を介してカ
ウンタ１５に接続している。このカウンタ１５は予め所
定の値がセットされ、テスト実行モード時１サイクル毎
に１ずつダウンカウントするもので、出力端子をノット
回路１６を介して上記アンド回路１２に接続している。
２の選択回路９の出力端子をアンド回路１４を介してカ
ウンタ１５に接続している。このカウンタ１５は予め所
定の値がセットされ、テスト実行モード時１サイクル毎
に１ずつダウンカウントするもので、出力端子をノット
回路１６を介して上記アンド回路１２に接続している。
この場合カウンタ１５にセットする値は（実行させたい
サイクル数−１）である。また、セットするために必要
なロジックはここでは省略する。
サイクル数−１）である。また、セットするために必要
なロジックはここでは省略する。
次に、その作用を説明する。
いまテストモードｌこすべくテスト端子１０を１＃にす
る。すると第２の選択回路９は第１の選択回路７の出力
を選択する。このときテスト開始端子１１は“０”なの
でテスト実行フリップフロップ１３は＠０″で、これが
第１の選択回路７に与えられる。
る。すると第２の選択回路９は第１の選択回路７の出力
を選択する。このときテスト開始端子１１は“０”なの
でテスト実行フリップフロップ１３は＠０″で、これが
第１の選択回路７に与えられる。
これにより第１の選択回路７が同期フリップフロップ６
の出力を選択するようになり、この出力が第２の選択回
路９を介して内部ロジック１に入力される。この場合、
発振回路４より第２図（ａ）に示す高速クロックが出力
され、クロック端子８に第２図（ｂ）に示すような任意
の低速クロックが入力されており、同期フリップフロッ
プ６より第２図（Ｃ）Ｊこ示す低速クロックが同期クロ
ックとして出力している。したがって、第２図（ｇ）に
示す低速クロックの入力によりテスト前後処理モードに
なり入カバターンが準備される。このとき、カウンタ１
５はテスト実行モードで実行させたいサイクル数が例え
ば２サイクルとすれば１をセットする。
の出力を選択するようになり、この出力が第２の選択回
路９を介して内部ロジック１に入力される。この場合、
発振回路４より第２図（ａ）に示す高速クロックが出力
され、クロック端子８に第２図（ｂ）に示すような任意
の低速クロックが入力されており、同期フリップフロッ
プ６より第２図（Ｃ）Ｊこ示す低速クロックが同期クロ
ックとして出力している。したがって、第２図（ｇ）に
示す低速クロックの入力によりテスト前後処理モードに
なり入カバターンが準備される。このとき、カウンタ１
５はテスト実行モードで実行させたいサイクル数が例え
ば２サイクルとすれば１をセットする。
この状態で、第２図Ｃｄ）に示すようにテスト開始端子
１１に“１″を入力して第２図［ｅ）に示すようにテス
ト実行フリップフロップ１３を１”にセットすると今度
は第１の選択回路７は発振回路４の高力される。これに
より第２図（ｇ）に示す高速クロックによりテスト実行
モードになる。
１１に“１″を入力して第２図［ｅ）に示すようにテス
ト実行フリップフロップ１３を１”にセットすると今度
は第１の選択回路７は発振回路４の高力される。これに
より第２図（ｇ）に示す高速クロックによりテスト実行
モードになる。
この場合、最初の高速クロックにて入カバターンがレジ
スタ２に入力される。するとこのレジスタ２を介して内
部ロジック１に入カバターンが与えられ、所定時間抜出
力側ｌこ出カバターンが表われ、この出カバターンが次
の高速クロックにて出力レジスタ３にとりこまれるよう
になる。
スタ２に入力される。するとこのレジスタ２を介して内
部ロジック１に入カバターンが与えられ、所定時間抜出
力側ｌこ出カバターンが表われ、この出カバターンが次
の高速クロックにて出力レジスタ３にとりこまれるよう
になる。
かかるテスト実行モードではカウンタ１５はアンド回路
１４を介してクロックが入る度にダウンカウントする。
１４を介してクロックが入る度にダウンカウントする。
そして、カウント内容が０になると第２図（ｆ）に示す
１１″出力が発生し、これにより一により再びテスト前
後処理モードとなる。すると再び低速クロックが発生さ
れ、この低速クロックにて出力レジスタ３の内容が読み
出される。これにより高速クロックによる所定時間つま
り許容遅延時間内に内部ロジックエが正常に動作したか
を判定することができる。
１１″出力が発生し、これにより一により再びテスト前
後処理モードとなる。すると再び低速クロックが発生さ
れ、この低速クロックにて出力レジスタ３の内容が読み
出される。これにより高速クロックによる所定時間つま
り許容遅延時間内に内部ロジックエが正常に動作したか
を判定することができる。
以下、同様にしてテスト開始端子１１に１１＃を入力す
る毎に上述したテスト実行モードが得られることになる
。
る毎に上述したテスト実行モードが得られることになる
。
その後、全てのテストが終了したところでテスト端子１
０を１０″にすると第２の選択回路９はクロック端子８
の入力を直接選択するようになりテストモードから通常
モードに復帰される。
０を１０″にすると第２の選択回路９はクロック端子８
の入力を直接選択するようになりテストモードから通常
モードに復帰される。
ここで、ＡＣ特性は発振出力端子５の出力つまり高速ク
ロックを測定することによりテストできる。このときの
ＡＣ特性のテストはテストモードおよび通常モードと無
関係にできる。
ロックを測定することによりテストできる。このときの
ＡＣ特性のテストはテストモードおよび通常モードと無
関係にできる。
したがって、このような構成によればテスト前後処理゛
モードの低速クロックとともにテスト実行モードとして
高速クロックが得られるのでかかる高速クロックを遅延
時間を測定するためのクロックとじて用いることにより
遅延時間を正確に確認することができるなど高速化され
た集積回路に対し最適な試験結果を期待できる。また、
小規模なテスト専用回路を組込むだけで高速集積回路の
テストができるので、高速用テスタを新たに開発するこ
とに比べ経済的にも極めて有利である。更に。
モードの低速クロックとともにテスト実行モードとして
高速クロックが得られるのでかかる高速クロックを遅延
時間を測定するためのクロックとじて用いることにより
遅延時間を正確に確認することができるなど高速化され
た集積回路に対し最適な試験結果を期待できる。また、
小規模なテスト専用回路を組込むだけで高速集積回路の
テストができるので、高速用テスタを新たに開発するこ
とに比べ経済的にも極めて有利である。更に。
テスト実行モードでは複数サイクルの高速クロックが得
られるので複数サイクルにまたがるテストも行なうこと
ができる。更にまた１発振回路の出力を外部に出力して
いるのでこのときの周波数を測定するのみでＡＣ特性の
テストもできる。
られるので複数サイクルにまたがるテストも行なうこと
ができる。更にまた１発振回路の出力を外部に出力して
いるのでこのときの周波数を測定するのみでＡＣ特性の
テストもできる。
なお、この発明は上記実施例にのみ限定されず要旨を変
更しない範囲で適宜変形して実施できる。
更しない範囲で適宜変形して実施できる。
例えば上述では高速クロックが２サイクルの場合を述べ
たが内部ロジックにフリップフロップなどを含み入カバ
ターンに対し出カバターンが直ちに求められず数クロッ
クを要する場合は数サイクルの高速クロックを与えるよ
うにすればよい。この場合高速クロックは内部ロジック
にも与えられるようζこなる。
たが内部ロジックにフリップフロップなどを含み入カバ
ターンに対し出カバターンが直ちに求められず数クロッ
クを要する場合は数サイクルの高速クロックを与えるよ
うにすればよい。この場合高速クロックは内部ロジック
にも与えられるようζこなる。
第１図はこの発明の一実施例を示す概略的構成図、第２
図は同実施例を説明するためのタイムチャートである。 １・・・内部ロジック ２・・・入力レジスタ３・
・・出力レジスタ ４・・・発振回路５・・・発振
出力端子 ６・・・同期フリップフロップ７９・・
・選択回路 ８・・・クロック端子１０・・・
テスト端子 １１−テスト開始端子１２、１４・・
・アンド回路 １３６・−・テスト実行フリップフロ
ップ １５・・・カウンタ１６・・・ノッ
ト回路
図は同実施例を説明するためのタイムチャートである。 １・・・内部ロジック ２・・・入力レジスタ３・
・・出力レジスタ ４・・・発振回路５・・・発振
出力端子 ６・・・同期フリップフロップ７９・・
・選択回路 ８・・・クロック端子１０・・・
テスト端子 １１−テスト開始端子１２、１４・・
・アンド回路 １３６・−・テスト実行フリップフロ
ップ １５・・・カウンタ１６・・・ノッ
ト回路
Claims (4)
- （１）入力レジスタおよび出力レジスタを有する内部ロ
ジックと、高速クロックを発生する手段と。 低速クロックを発生する手段と、上記高速クロして上記
選択手段にて低速クロックを選択しこの低速クロックに
より入カバターンを準備するとともにテスト実行モード
として上記選択手段にて複数サイクルの高速クロックを
選択し最初の高速クロックにて上記入カバターンを上記
入力レジスタに与えるとともにこれに続く高速クロック
にて上記内部ロジックの出カバターンを出力レジスタに
とりこみその後テスト前後処理モードとして上記選択手
段にて低速クロックを選択しこの低速クロックにて上記
出力レジスタの内容を読み出すようにしたことを特徴と
する集積回路。 - （２） 上記高速クロックを発生する手段は奇数個の
ノット回路を直列に接続したものであることを特徴とす
る特許請求の範囲第１項記載の集積回路。 - （３）上記低速クロックを発生する手段は任意に与えら
れる低速クロックと上記高速クロックが与えられ、上記
高速クロックに同期した低速クロックを発生する同期フ
リップフロップを有することを特徴とする特許請求の範
囲第１項又は第２項記載の集積回路。 - （４）上記高速クロックを発生する手段の出力を外部に
発生する手段を有することを特徴とする特許請求の範囲
第１項乃至第３項のいずれかに記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085321A JPS58201151A (ja) | 1982-05-20 | 1982-05-20 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085321A JPS58201151A (ja) | 1982-05-20 | 1982-05-20 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201151A true JPS58201151A (ja) | 1983-11-22 |
| JPH0377543B2 JPH0377543B2 (ja) | 1991-12-10 |
Family
ID=13855349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085321A Granted JPS58201151A (ja) | 1982-05-20 | 1982-05-20 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439039A (en) * | 1987-08-05 | 1989-02-09 | Fujitsu Ltd | Semiconductor integrated circuit device with gate array and memory |
| JPH02245682A (ja) * | 1989-03-18 | 1990-10-01 | Fujitsu Ltd | 半導体装置の試験装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629177A (en) * | 1979-08-16 | 1981-03-23 | Nec Corp | Semiconductor integrated circuit device |
| JPS5749261A (en) * | 1980-09-10 | 1982-03-23 | Nec Corp | Integrated circuit device |
-
1982
- 1982-05-20 JP JP57085321A patent/JPS58201151A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629177A (en) * | 1979-08-16 | 1981-03-23 | Nec Corp | Semiconductor integrated circuit device |
| JPS5749261A (en) * | 1980-09-10 | 1982-03-23 | Nec Corp | Integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439039A (en) * | 1987-08-05 | 1989-02-09 | Fujitsu Ltd | Semiconductor integrated circuit device with gate array and memory |
| JPH02245682A (ja) * | 1989-03-18 | 1990-10-01 | Fujitsu Ltd | 半導体装置の試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377543B2 (ja) | 1991-12-10 |
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