JPH0584967B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、例えば光学文字読み取り装置やフア
クシミリ等に用いられる複数の光電変換素子を時
間的かつデイジタル的に選択走査するパルスを発
生させるのに好適な走査パルス発生回路に関す
る。

［先行技術の説明］ 従来、この種の走査パルス発生回路としては、
一次元あるいは二次元状に配置された複数の光電
変換素子を順次選択するために、２相以上のクロ
ツクパルスφ₁，φ₂により入力スタートパルスφst
を一定時間ずつ延長させて順次出力させるシフト
レジスタ型の走査回路が一般に利用されている。
この走査回路の一例としてMOS電界効果トラン
ジスタ（以下MOSFETと呼ぶ）を用いたシフト
レジスタ型走査回路の初めの３段目の回路図を第
５図ａに示す。

φ₁，φ₂は入力クロツクパルス、φstは入力スタ
ートパルス、またV_DDは駆動用の直流電源、V_Gは
アース電圧である。

各段とも同一の回路構成をとり、１段目は、ト
ランジスタTr₂，Tr₅のドレインを直流電源V_DD
に、ゲートを入力クロツクパルスφ₁，φ₂に接続
し、トランジスタTr₂のソースとトランジスタ
Tr₃のドレインあるいはトランジスタTr₅のソー
スとトランジスタTr₆のドレインを直列に組み合
せた回路にトランジスタTr₁，トランジスタTr₄
を接続してなる。

以下の説明は、ＮチヤンネルMOSFETを例に
とり、正論理（正に高い電圧を“１”、アース電
圧を“０”で表現する）を用いて行なうが、Ｐチ
ヤンネルについても電圧の符号を逆にする負論理
を用いれば全く同様に説明できる。

第５図ｂのタイムチヤートに示す如く、入力ス
タートパルスφstが、クロツクパルスφ₁に同期し
てトランジスタTr₁に加えられると、Ａ点の電位
が高レベル（以下、“Ｈ”と略す）となり、トラ
ンジスタTr₃が導通してＢ点の電位が低レベル
（以下、“Ｌ”レベルと略す）となる。

次のタイミングで、クロツクパルスφ₂が入力
すると、トランジスタTr₄が導通してＣ点の電位
が“Ｌ”となり、トランジスタTr₆が遮断状態と
なる。

次にクロツクパルスφ₁が入力すると、トラン
ジスタTr₅が導通することにより、１段目の出力
パルスVout₁が“Ｈ”となる。このとき、入力ス
タートパルスφstが“Ｌ”になることから、Ａ点
が“Ｌ”となり、トランジスタTr₃が遮断する。

従つて、次にクロツクパルスφ₂が入力したと
きには、トランジスタTr₂が導通することにより
Ｂ点が“Ｈ”、また、同期にトランジスタTr₄が
導通することによりＣ点が“Ｈ”となつてトラン
ジスタTr₆が導通し、１段目の出力パルスVout₁
が“Ｌ”となる。

この１段目の出力パルスVout₁は、２段目の入
力スタートパルスとなり、以下同様にして次々と
各段に伝達されていく結果、第５図ｂに示すタイ
ミングで次々と出力パルスVout₁，Vout₂，
Vout₃，……が得られることとなる。

上記のMOSFETを利用するシフトレジスタ型
走査回路は、回路素子をすべてMOSFETから製
作でき、製作工程が簡単である等の点で半導体集
積回路に適しており、その集積度および歩留りの
向上も容易である。また、動作マージンも高く、
各段の特性バラツキも小さいので、複数段の出力
が要求される走査回路としては優れたものにな
る。

しかしながら、上記の走査回路は、以下の欠点
を有している。

(1) ２段のインバータの片方は、クロツクパルス
が印加される毎に、電源と接地間に電流が流
れ、消費電力が大きい、走査回路の速度が上昇
するにつれて、増々消費電力が増大する。

(2) 負荷の駆動能力は、トランジスタTr₅で決ま
るので、ドライバトランジスタTr₆のチヤネル
幅（即ち、トランジスタの大きさ）を大きくし
なくてはならず、トランジスタの占有面積従つ
て集積化された回路面積が大きくなり、歩留り
が低下する。

(3) 出力振幅が電源電圧に比べて小さい、即ち、
出力の“０”レベルは接地電位にならず、ドラ
イバトランジスタTr₆の電位降下分だけ小さく
出力される。

(4) トランジスタTr₆のしきい電圧のバラツキが
そのまま出力され、影響が大きい。

一方、第５図ａに示した走査回路の他にも、相
補形MOSFET（CMOS）によるシフトレジスタ
も考えられている。CMOS回路を用いると、高
速で低消費電力であり、１段あたりの構成素子が
少なくなるが、ＮチヤネルMOSFETとＰチヤネ
ルMOSFETを同一チツプ上に集積化しなければ
ならず、製造プロセスが複雑になるなどの欠点が
あつた。

［発明の目的］ 本発明は、消費電力が少なく、集積回路面積の
小さい、製造プロセスが簡単にして良好な走査パ
ルスが得られる走査パルス発生回路を提供するこ
とを目的とする。

［発明の概要］ 本発明は、ソース，ドレイン端子の一方となる
第１，第２の端子とゲート端子とを有する第１，
第２，第３，第４，第５の５個のトランジスタを
備え、第１のトランジスタの第１端子は入力端子
に、そのゲート端子は第１の同期パルス入力端子
に、その第２端子は第３と第４のトランジスタの
ゲート端子にそれぞれ接続され、第２のトランジ
スタの第１端子は第１の同期パルス入力端子また
は電源入力端子に、そのゲート端子は電源入力端
子または第１の同期パルス入力端子に、その第２
端子は第３のトランジスタの第１端子と第５のト
ランジスタのゲート端子にそれぞれ接続され、第
３のトランジスタの第２端子は接地端子に接続さ
れ、第４のトランジスタの第１端子は第２の同期
パルス入力端子に、その第２端子は第５のトラン
ジスタの第１端子に接続され、第５のトランジス
タの第２端子は接地端子に接続されると共に、第
４と第５のトランジスタの接続中点が走査パルス
出力端子に接続してなる基本回路を複数個接続し
てなり、前記入力端子にスタートパルスを入力す
ることにより、各基本回路の走査パルス出力端子
より順次走査パルスを出力するものである。

［発明の実施例］ 以下、本発明の実施例を図面を用いて詳細に説
明する。

第１図ａは、本発明の一実施例に係る走査パル
ス発生回路図、同図ｂは、その回路の主な信号の
タイムチヤートを示したものである。これらの図
においてφ₁，φ₂はクロツク（同期）パルス、φst
はスタートパルス、V_DDは電源電圧、V_Gはアース
で、Vout₁，Vout₂，Vout₃は出力パルスであり、
これを用いて例えば光検知素子アレイのスイツチ
トランジスタ等を開閉する。

トランジスタQ₁₁にクロツクパルスφ₁に同期さ
せて、スタートパルスφstを加えるとトランジス
タQ₁₃のゲートが“Ｈ”となり、トランジスタ
Q₁₃が導通状態となつて、トランジスタQ₁₅のゲ
ートが“Ｌ”となり、トランジスタQ₁₅は遮断状
態となる。更に、トランジスタQ₁₄のゲートも
“Ｈ”となるので、トランジスタQ₁₄は導通状態
になるが、トランジスタQ₁₄の第１端子であるド
レインにはこの時クロツクが印加されていないの
で、出力端子にはパルスVout₁が出力されない。

次にクロツクパルスφ₂が入力されると、トラ
ンジスタQ₁₄が導通状態でかつトランジスタQ₁₅
が遮断状態であるので、出力端子にはクロツクパ
ルスφ₂に同期して出力パルスVout₁が得られる。

次にクロツクパルスφ₁が入力されると、この
とき、スタートパルスφstが“Ｌ”となることか
らトランジスタQ₁₃、トランジスタQ₁₄のゲート
は“Ｌ”となる。したがつて、トランジスタ
Q₁₃、トランジスタQ₁₄は、遮断状態となり、ト
ランジスタQ₁₅のゲートは“Ｈ”となり、導通状
態となつて出力パルスVout₁は“Ｌ”となる。

このあとクロツクパルスφ₂が入力されても、
スタートパルスφstが入力されない限り、トラン
ジスタQ₁₄が遮断状態を保つているので、出力端
子にパルスVout₁が出力されることはない。

第２図ａは、本発明の他の一実施例に係る走査
パルス発生回路図、同図ｂは、その回路の主な信
号のタイムチヤートを示したものである。

トランジスタQ₁₀₁にクロツクパルスφ₁に同期さ
せて、スタートパルスφstを加えると、トランジ
スタQ₁₀₃のゲートが“Ｈ”となり、トランジスタ
Q₁₀₃が導通状態となつて、トランジスタQ₁₀₅のゲ
ートが“Ｌ”となり、トランジスタQ₁₀₅は遮断状
態となる。更にトランジスタQ₁₀₄のゲートも
“Ｈ”となるので、トランジスタQ₁₀₄は導通状態
となるが、トランジスタQ₁₀₄の第１端子であるド
レインには、この時クロツクパルスφ₂が印加さ
れていないので、出力端子にはパルスが出力され
ない。

次にクロツクパルスφ₂が入力されると、トラ
ンジスタQ₁₀₄が導通状態でかつトランジスタQ₁₀₅
が遮断状態であるので、出力端子にはクロツクパ
ルスφ₂に同期して出力パルスVout₁が得られる。

次にクロツクパルスφ₁が入力されると、トラ
ンジスタQ₁₀₃、トランジスタQ₁₀₄のゲートは
“Ｌ”となる。ただしスタートパルスφstは、前述
のクロツクパルスφ₁が入力されると、同時に
“Ｌ”になるとする。

したがつて、トランジスタQ₁₀₃、トランジスタ
Q₁₀₄は遮断状態となる一方、トランジスタQ₁₀₂が
導入することからトランジスタQ₁₀₅のゲートは
“Ｈ”となり、導通状態となつて、出力パルス
Vout₁は“Ｌ”となる。

このあと、クロツクパルスφ₂が入力されても、
スタートパルスφstが入力されない限りトランジ
スタQ₁₀₄が遮断状態を保つているので、出力端子
にパルスVout₁が出力されることはない。

上記した如く、第１図、および第２図に示した
実施例は共に、パルスVout₁が出力され、このパ
ルスを次段のスタートパルスとして順次パルス
Vout₂，Vout₃が出力され、ダイナミツク走査回
路が実現できる。また、第１図ｂ、第２図ｂに示
されているように、出力パルスはクロツクパルス
φ₁，φ₂それぞれに同期している。

このように、本発明によるダイナミツク走査回
路においては、従来の１ステージ（１段）あたり
６個のトランジスタから５個のトランジスタに減
少し、かつトランジスタQ₁₄とトランジスタQ₁₅、
トランジスタQ₁₀₄とトランジスタQ₁₀₅とは、同時
に導通状態となることがない。従つて、トランジ
スタQ₁₅及びトランジスタQ₁₀₅のチヤネル幅（即
ちトランジスタの大きさ）を大きくする必要がな
く、１ステージ当りの集積面積を非常に小さくす
ることができる。

また電源電圧V_DD又はクロツクパルスφ₁，φ₂が
接地との間で導通状態となるのは、パルスが出力
されているステージのみであり、ダイナミツク走
査回路の速度に関係なく、消費電力を小さくする
ことができる。

また、更にトランジスタQ₁₅とトランジスタ
Q₁₀₅のしきい値電圧のバラツキは、トランジスタ
Q₁₄とトランジスタQ₁₅及びトランジスタQ₁₀₄とト
ランジスタQ₁₀₅が同時に導通状態になることはな
いので、直接出力に影響を及ぼすことがない。更
に素子は２つの実施例共に全てＮチヤネル
MOSFETだけで構成できるので製造プロセスが
容易となる。

次に、ブートストラツプ効果を利用した本発明
の他の実施例を第３図ａ，ｂ、第４図ａ，ｂに示
す。

第３図ａにおいて、φ₁，φ₂はクロツク（同期）
パルス、φstはスタートパルス、V_DDは電源電圧、
V_Gはアースで、Vout₁，Vout₂は出力パルスであ
る。この実施例においては、トランジスタQ₂₄の
ソース，ドレインとゲート間の結合容量を大きく
形成してブートストラツプ的効果をトランジスタ
Q₂₄に与えることにより、出力レベルを電源レベ
ルにまで高めている。

即ち、今、点Ａが“Ｈ”とする。次にクロツク
パルスφ₂が入力されると、トランジスタQ₂₄を通
じて点Ｃの電位が上昇する。点ＣとＡのブートス
トラツプ容量（MOSFETの寄生容量）を通じて
点Ａの電位が上昇し、トランジスタQ₂₄が非飽和
領域で動作するようになる。従つて、点Ｃにはク
ロツクパルスと全く同じ波形のパルスVout₁が出
力される。このとき同時にトランジスタQ₂₆が導
通状態にあるので点Ｄに“Ｈ”が書き込まれる。
この電位はほぼ入力クロツクパルスの“Ｈ”から
トランジスタQ₂₆のしきい値電圧分をひいた電位
となる。

次に、φ₁が入力されるとトランジスタQ₂₉が導
通状態であるので点Ｆは“Ｈ”となり、上述した
同じ理由により出力端子にパルスVout₂が出力す
る。このようにして、順次、クロツクパルスφ₁
及びφ₂にそれぞれ同期した出力パルスを得るこ
とができる。

この実施例によるブートストラツプ効果を利用
したダイナミツク走査回路を用いると、前述の第
１図に示した実施例の利点を何ら損なうことなく
かつ出力パルスがほとんど入力クロツクパルスφ
と同じものが得られる。また、製造プロセスは、
トランジスタQ₂₄部分のドレイン・ソースとなる
Ｎ型拡散層とゲート間の結合容量を増加（すなわ
ち拡散層とゲート電極の重なり量を増加）させる
だけで、プロセスの変更を何らすることなく、容
易に製造することができる。

第３図ｂは本発明の別の実施例を示したもので
ある。第３図ａの実施例においては、点ＡとＣの
間にブートストラツプ容量としてMOSFETの寄
生容量を用いたのに対し、この第３図ｂの実施例
の場合には外部から容量C₃₆を付加したものであ
る。もちろん、この容量も含めて集積化し得るこ
とは言うまでもない。ダイナミツク走査回路の動
作及びブートストラツプ効果は、第３図ａのもの
と何ら変るものでない。

第４図ａは本発明の更に別の実施例を示したも
のである。第４図ａは第２図に示した実施例のも
のにブートストラツプ効果を利用したものであ
り、トランジスタQ₂₀₄のドレイン・ソースとなる
Ｎ型拡散層とゲート間の結合容量（MOSFETの
寄生容量）を使用したものである。

第４図ｂは本発明の更に他の実施例を示したも
のである。第４図ｂは、第４図ａの実施例におい
てトランジスタQ₂₀₄のMOSFETの寄生容量を用
いたのに対し、外部から容量C₃₀₆を付加したもの
である。もちろん、この容量も含めて集積化可能
であるし、ダイナミツク走査回路の動作及びブー
トストラツプ効果は第４図ａのものと何ら変るも
のではない。

尚、以上の説明は、ＮチヤネルMOSFETを対
象にして行なつてきたが、ＰチヤネルMOSFET
でももちろん可能であるし、本発明の趣旨を逸脱
しない範囲で他の接合型電界効果トランジスタ、
あるいは静電誘導トランジスタを利用することが
できることは言う迄もない。

［発明の効果］ 以上詳述したように、本発明によれば、パルス
が出力されている１段のみにおいて電力が消費さ
れるので、走査速度に関係がなく、低消費電力が
実現でき、トランジスタのしきい電圧の影響が少
なく、ブートストラツプ効果を利用することによ
つて、速度が向上し、クロツクパルスとほぼ同じ
振幅のパルスが出力され、１ステージ当りのトラ
ンジスタの数が１個減少したことにより集積面積
が減少し、２相入力クロツクの両方のパルスに同
期して出力されるので走査速度が向上する。ま
た、１種類のチヤネルMOSFETにより構成され
ているので、製造プロセスが容易となる。従つ
て、光検知器アレイなどと同一チツプ上に作るこ
とが容易になる。更に製造プロセスが容易である
ことから、信頼性が向上するという優れた効果を
発揮する。

【図面の簡単な説明】

第１図ａは本発明の一実施例に係る走査パルス
発生回路図、同図ｂはその主要信号のタイムチヤ
ート、第２図ａは本発明の他の実施例に係る走査
パルス発生回路図、同図ｂはその主要信号のタイ
ムチヤート、第３図ａ，ｂは本発明の更に別の実
施例に係る走査パルス発生回路図、第４図ａ，ｂ
は本発明の更に他の実施例に係る走査パルス発生
回路図、第５図ａは従来の走査パルス発生回路
図、同図ｂはその主要信号のタイムチヤートであ
る。 φ₁，φ₂……クロツク（同期）パルス、φst……
スタートパルス、C₃₆，C₃₀₆……付加容量、Q₁₁〜
Q₁₅，Q₂₁〜Q₃₅，Q₁₀₁〜Q₁₀₅，Q₂₀₁〜Q₂₀₅，Q₃₀₁
〜Q₃₀₅……トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ ソース，ドレイン端子の一方となる第１，第
   ２の端子とゲート端子とを有する第１，第２，第
   ３，第４，第５の５個のトランジスタを備え、第
   １のトランジスタの第１端子は入力端子に、その
   ゲート端子は第１の同期パルス入力端子に、その
   第２端子は第３と第４のトランジスタのゲート端
   子にそれぞれ接続され、第２のトランジスタの第
   １端子は第１の同期パルス入力端子または電源入
   力端子に、そのゲート端子は電源入力端子または
   第１の同期パルス入力端子に、その第２端子は第
   ３のトランジスタの第１端子と第５のトランジス
   タのゲート端子にそれぞれ接続され、第３のトラ
   ンジスタの第２端子は接地端子に接続され、第４
   のトランジスタの第１端子は第２の同期パルス入
   力端子に、その第２端子は第５のトランジスタの
   第１端子に接続され、第５のトランジスタの第２
   端子は接地端子に接続されると共に、第４と第５
   のトランジスタの接続中点が走査パルス出力端子
   に接続されてなる基本回路を複数個接続してな
   り、前記入力端子にスタートパルスを入力するこ
   とにより、各基本回路の走査パルス出力端子より
   順次走査パルスを出力することを特徴とする走査
   パルス発生回路。 ２ 特許請求の範囲第１項記載において、前記第
   ４のトランジスタのゲート端子と第２端子間には
   寄生容量を形成して成ることを特徴とする走査パ
   ルス発生回路。 ３ 特許請求の範囲第１項記載において、前記第
   ４のトランジスタのゲート端子と第２端子間に容
   量性素子を設けて成ることを特徴とする走査パル
   ス発生回路。