JPS636897Y2

JPS636897Y2 -

Info

Publication number: JPS636897Y2
Application number: JP2171281U
Authority: JP
Priority date: 1981-02-18
Filing date: 1981-02-18
Publication date: 1988-02-27
Also published as: JPS57135134U

Description

【考案の詳細な説明】本考案はクロツクによりスイツチング制御され
るCMOSインバータを用いた分周回路に関する
ものである。

従来の分周回路の例を第１図に示す。第１図の
分周回路の動作は周知であり、詳しい動作の説明
はしない。端子３及び４に入力されるクロツク信
号Ｃ＝「高」及び＝「低」でトランジスタ（以
下、Trという）５，６，１１及び１２が「オン」
し、他のTrは「オフ」であり、端子１９及び２
０から出力Ｑ及びをインバータ（以下、Tvと
いう）１７と１８でラツチし出力する。また、
Tv１３と１４によつて信号＝Ｑと信号Ｍ＝
である。

次に信号Ｃ＝「低」及び＝「高」でTr……７，
８，９及び１０が「オン」と、他のTrは「オフ」
するとIv１４と１５で信号とＭをラツチしIv１
６と１７を通して出力Ｑとがそれぞれ反転す
る。

しかし、従来の分周回路は素子数（Trの数）
が20個と多い。

本考案の目的は、分周回路の素子数を従来のも
のよりも少なくするにある。

本考案による分周回路を一実施例について図面
を参照して説明する。

第２図は本考案による回路図であり、１と２は
それぞれV_DD＝０とV_SS＜０の電源端子、３と４
は互いに逆位相のクロツク信号Ｃとの信号入力
端子、２１と２２はスイツチング回路、１３〜１
８はCMOSのインバータ（以下、Ivという）、１
９と２０は出力端子で、Iv１３と１８はスイツチ
ング回路２１にIv１５と１６はスイツチング回路
２２にそれぞれ制御され、スイツチング回路２１
は信号Ｃ＝「高」でＮチヤネルTr（以下、Ｎ
Tr）２１２と信号は「低」でＰチヤネルTr
（以下、Ｐ Tr）２１１がともに「オン」し、ス
イツチング回路２２は信号Ｃは「低」でＰ Tr
２２１と信号は「高」でＮ Tr２２２がとも
に「オン」し、Ｍとは信号である。

第３図は第２図の動作を示したタイミング図で
ある。

次に動作について説明する。信号Ｃを「高」、
信号を「低」とすると回路２１が「オン」しIv
１３と１８がインバータとして機能する。ここで
出力Ｑは「高」、出力は「低」であるとすると
Iv１７と１８で出力Ｑとをラツチしている。

またIv１３と１４により信号＝Ｑ＝「高」と
信号Ｍ＝＝「低」となる。この時、スイツチン
グ回路２２は「オフ」状態であるためIv１５と１
６はインバータとして機能せず出力はフローテイ
ング状態になつている。次に信号Ｃ＝「低」、信号
Ｃ＝「高」となるとスイツチング回路２２が「オ
ン」しIv１５と１６はインバータとして機能す
る。この時スイツチング回路２１は「オフ」とな
るのでIv１３と１８はインバータとしての機能を
失う。よつてIv１４と１５により信号とＭがラ
ツチされ、Iv１６と１７により新たに反転した出
力Ｑ＝「低」と出力＝「高」を出力する。

続いて信号Ｃ＝「高」、信号＝「低」となると
スイツチング回路２１が「オン」し、スイツチン
グ回路２２が「オフ」してIv１３と１８が再びイ
ンバータとして機能し、Iv１５と１６がその機能
を失い、Iv１７と１８により、そのまま出力をラ
ツチし、出力Ｑ＝「低」と出力＝「高」である。

以上から、信号Ｃの「高」から「低」の変化
（信号の「低」から「高」の変化）で出力Ｑと
Ｑは、信号Ｃ及びの変化の前後で出力状態を反
転させ、信号Ｃの「低」から「高」（信号の
「高」から「低」）の変化で出力Ｑとは、信号Ｃ
及びの前後で出力状態をラツチし不変である。

以上の動作は第３図に示した通りである。

本考案による分周回路は、素子（トランジス
タ）の数にして16個で良く、第２図のスイツチン
グ回路２１のＰ Tr２１１と、Ｎ Tr２１２の
制御能力はIv１３もしくはIv１８の一つのインバ
ータの制御だけでよい。すなわち、Iv１３と１８
のそれぞれの出力＝Ｑと出力となるからであ
る。

以上の如く、分周回路を構成するので次の効果
を有する。

数字数が16個なので、従来のものより素子数
が４個少ない。

２つのスイツチング回路は、それぞれ２つの
インバータを制御しているが、スイツチング回
路のうちの１つは、１つのインバータ分の制御
能力でよい。

より少ない素子数とそれにともなつてのより
少ない配線数とによつて、より少ない面積で半
導体上に分周回路を構成できる。

集積回路の歩留が向上する。

【図面の簡単な説明】

第１図は従来例の分周回路の回路図、第２図は
本考案による分周回路の回路図、第３図は第２図
の分周回路の動作を示したタイミング図である。１……V_DD電源端子、２……V_SS電源端子、３
と４……信号入力端子、１３〜１８……CMOS
インバータ、１９と２０……出力端子、２１と２
２……スイツチング回路、Ｃ，……クロツク信
号、Ｑ，……出力、Ｍ，……信号。

Claims

【実用新案登録請求の範囲】

絶縁ゲート電界放果トランジスタを用いた半導
体回路において、第１のクロツクにより制御され
るＮチヤネルトランジスタと前記第１のクロツク
とは逆位相の第２のクロツクにより制御されるＰ
チヤネルトランジスタからなる第１のスイツチン
グ用回路、前記第１のクロツクにより制御される
前記第１のスイツチング回路とは別のＰチヤネル
トランジスタと前記第２のクロツクにより制御さ
れる前記第１のスイツチング回路とは別のＮチヤ
ネルトランジスタとからなる第２のスイツチング
回路、前記第１のスイツチング回路により制御さ
れる第１のインバータ、前記第１のインバータの
出力を受ける第２のインバータ、前記第２のスイ
ツチング回路により制御され前記第２のインバー
タの出力を受けかつ前記第２のインバータの入力
へ出力する第３のインバータ、前記第２のスイツ
チング回路により制御され前記第２のインバータ
の出力を受ける第４のインバータ、前記第４のイ
ンバータの出力を受ける第５のインバータ、前記
第１のスイツチング回路により制御され前記第５
のインバータの出力を受けて前記第５のインバー
タと前記第１のインバータの入力へ出力する第６
のインバータからなる分周回路。