JPH0585090B2 - - Google Patents

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JPH0585090B2
JPH0585090B2 JP61042057A JP4205786A JPH0585090B2 JP H0585090 B2 JPH0585090 B2 JP H0585090B2 JP 61042057 A JP61042057 A JP 61042057A JP 4205786 A JP4205786 A JP 4205786A JP H0585090 B2 JPH0585090 B2 JP H0585090B2
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JP
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signal
precharge
node
during
switch means
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JP61042057A
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Daniel Tajen Ling
Vojin G Oklobdzija
Norman Raver
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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Publication of JPH0585090B2 publication Critical patent/JPH0585090B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は論理回路に関し、更に詳細には、ダイ
ナミツク論理回路のノードをプリチヤージする技
術に関する。
Ｂ 従来の技術 最近開発された論理回路技術として、カスコー
ド電圧スイツチ（CVS）またはCMOSドミノ回
路と呼ばれるものがある。このタイプの回路は、
アイ・イー・イー・イー・ジヤーナル・オブ・ソ
リツド・ステート・サーキツツ（IEEE Journal
of Solid−State Circuits）、第SC−17巻、第３
号、1982年６月、第614頁〜第619頁、クランベツ
ク（Krambeck）他による〓CMOSを用いた高速
小形の回路（High−Speed Compact Circuits
With CMOS）″と題する文献に示されている。
同様の回路は米国特許第3601627号に示されてい
る。
第５図は典型的なCVS回路の全体的構成を示
している。入力レジスタ１０は複数の主入力PI1
〜PI8を与える。一般に、１群の論理トランジス
タよりなる複数の論理モジユールまたは論理グル
ープfiが設けられる。論理モジユールは１つ以上
の入力Xiを有し、後にインバータを伴う。論理グ
ループfiは入力Xiは主入力PI1〜PI8かまたは前段
の論理グループfiのインバータの出力である。選
択された出力Y1〜Y3は出力レジスタ１２に導か
れる。
第６図は論理グループを含む比較的簡単な論理
ゲート回路構成を例示している。論理グループ１
４は夫々ゲート入力Xiを受取る５つのＮチヤネル
FETゲート１６により実施されている。行なわ
れる機能は−OR〔AND（X1，X3，X5）、AND
（X2，X4）〕である。勿論この論理グループ１４
の構成は単なる例示であつて、もつと複雑な論理
グループも可能である。論理グループ１４の信号
ノードNOはＰチヤネルの上側プリチヤージFET
ゲート１８によつて電源から分離されている。論
理グループ１４の接地ノードNGはＮチヤネルの
下側プリチヤージFETゲート２０によつて大地
から分離されている。プリチヤージ期間に入力Xi
は低レベルであり、すべての論理ゲート１６は非
導通である。プリチヤージ信号（−プリチヤー
ジ）が低レベルになると、接地ノードNGが大地
から隔離され、信号ノードNOは電源電圧に結合
される。結果として、信号ノードNOはプリチヤ
ージ期間に充電される。信号ノードNOは、上記
の電源と大地の間に直列に接続されたＰチヤネル
FETゲート２４及びＮチヤネルFETゲート２６
を有するCMOSインバータ２２に接続される。
出力Ｙはゲート２４，２６の間に接続される。
CMOSインバータ２２は、信号ノードNOの信号
の反転形を発生する。プリチヤージ期間の終端時
に信号ノードNOの信号は高レベルであり、出力
信号Ｙは低レベルである。出力信号Ｙは他の論理
グループ１４の入力信号Xiになりうるから、入力
X1〜X5の１つ以上の入力が他の論理グループ１
４の出力Ｙである場合にも、プリチヤージ期間に
入力X1〜X5に低レベル信号を与えるという条件
が満たされる。主入力PIiも、適当なインタフエ
ース回路の使用によつて、入力に低レベル信号を
与えることができる必要がある。
プリチヤージ期間に続いて、プリチヤージ信号
（−プリチヤージ）が高レベルに戻り、接地ノー
ドNGは大地に再接続され、他方信号ノードNOは
電源から分離され、プリチヤージされた状態に浮
動して置かれる。次に主入力PI1〜PI8がそれらの
信号値を取り、入力信号X1〜X5に依存して論理
ゲートのいくつかが閉（オン）になる。もし信号
ノードNOから大地ノードNGへの放電路が入力信
号X1〜X5によつて形成されるならば、このとき
は、プリチヤージされた信号ノードNOが低レベ
ル状態へ放電する。この新しい低レベル状態は
CMOSインバータ２２をスイツチし、出力信号
Ｙは高レベルになる。これに対し、もし放電路が
つくらなければ出力信号Ｙは低レベルのままであ
る。
出力信号Ｙは後続段の論理グループへの入力と
して使用でき、したがつて、プリチヤージされた
論理グループを放電させることができる。この波
及性あるいは伝搬性のために、〓ドミノ回路″と
いう名前がつけられている。
上記したように、CVS回路は先ず信号ノード
NOをプリチヤージし、次に信号ノードNOの信号
状態（プリチヤージされたままであるか、または
放電したか）を評価する必要があるという点でダ
イナミツクである。大抵のダイナミツク回路でそ
うであるように、信号ノードNOの電荷リーケー
ジ（漏れ）及びプリチヤージ電圧の変動に関して
問題がある。ダイナミツク回路のリーケージは一
般的な問題であり、米国特許第4433257号にその
解決方法の例が示されている。
第７図はリーケージの問題を軽減させる１つの
方法を例示している。インバータ２２への入力と
上記電源との間にＰチヤネルフイードバツク・ゲ
ート２８が接続されている。同様のフイードバツ
ク技術は米国特許第3989955号、第4464587号、及
び第4398270号に示されている。フイードバツ
ク・ゲート２８のゲートはインバータ２２の出力
Ｙによつて制御される。信号ノードNOが充電さ
れている、すなわち高レベルのとき、出力信号Ｙ
は低レベルであり、したがつてフイードバツク・
ゲートを閉じて信号ノードNOを電源電圧に接続
する。結果として、信号ノードNOのリーケージ
が補償される。然しながら、通常、ダイナミツク
回路の正常動作を確保するため、フイードバツク
ゲート２８が弱フイードバツク制御を与えるよう
にフイードバツクの回路設計がなされているの
で、信号ノードNOが積極的に放電する場合、フ
イードバツク・ゲート２８は、それに瞬間的に追
従できる十分な電荷をインバータ２２へ供給でき
ない。そのため、インバータ２２の出力信号Ｙが
瞬間的には高レベルに上昇できないのでゲート２
８をオフへ瞬間的には切替えることができない。
この事は、このフイードバツク回路が信号ノード
NOにおけるプリチヤージ電圧の変動を十分に補
償できないことを意味する。
第８図はもう少し複雑なフイードバツク回路を
示している。第８図ではインバータ２２の入力と
大地の間にＮチヤネル・フイードバツク・ゲート
３０が接続されている。Ｎチヤネル・ゲート３０
もインバータ２２の出力Ｙによつて制御される。
信号ノードNOの信号が放電する、すなわち低レ
ベルになると、インバータ２２の出力ＹはＮチヤ
ネル・フイードバツク・ゲート３０を閉じて、イ
ンバータ２２の入力を大地へ接続する。したがつ
てプリチヤージ電圧の変動及び電荷リーケージが
補償される。Ｐチヤネル・フイードバツク・ゲー
ト２８の場合と同様に、Ｎチヤネル・フイードバ
ツク・ゲート３０も弱フイードバツク制御を与え
るので信号ノードNOにおける積極的な充電には
瞬間的には追従できない。フイードバツク・ゲー
ト２８，３０は第９図に示すように、組合わされ
て弱フイードバツク制御のインバータ３２を構成
する。２つのインバータ２２，３２は信号ノード
NOに与えられる信号に対する再生メモリとして
働く。
CVS回路は多くの利点を有するが、スプリア
ス信号あるいはグリツチの題を含む。信号ノード
NOの信号は特に評価フエイズの開始時に変動を
受けやすい。第７図及び第８図のフイードバツク
回路は、これらの変動を減少させるためのもので
ある。しかし、ダイナミツク回路の正常動作を確
保するためには、これらのフイードバツク回路
は、前述のように、弱制御機能を果たすように設
計されなければならない。そのため、出力信号Ｙ
が不適正な高レベル値に瞬間的に変動する場合も
起こりうる。たとえ、フイードバツクがその後出
力信号Ｙを適正な低レベル値に復帰したとして
も、その瞬時的な不適正な高レベル値は後続段の
論理グループ１４を既に放電してしまつているか
も知れない。したがつて、フイードバツク単独で
はこの問題を解決できないと考えられ、変動源を
追求する必要がある。
カスコード電圧スイツチ（CVS）回路におけ
る信号変動の主な原因は、前の評価フエイズの信
号入力に依存してプリチヤージ電荷の再分布が行
なわれることによると考えられる。第１０図を参
照してこの問題について説明する。第１０図は第
６図の回路のプリチヤージ点を例示した回路であ
る。信号ノードNOがプリチヤージされるという
ことは、このノードに大きなキヤパシタンス３４
が存在するということを表わしている。MOS技
術では、信号ノードNO、上側プリチヤージ・ゲ
ート１８、インバータ２２間の長い相互接続に付
随して大きな寄生キヤパシタンスががしばしば存
在し、したがつてキヤパシタンス３４を別個に設
ける必要はない。プリチヤージ・フエイズの期間
にキヤパシタンス３４は正に充電され、評価フエ
イズの期間には、もし論理グループ１４を介して
大地へ至る導電路が形成されるならば放電され
る。
しかしキヤパシタンス３４だけが回路内の寄生
キヤパシタンスではない。論理ゲート１６相互間
の回路点にも付加的なキヤパシタンス３６，３
８，４０が存在する。しかしCVS回路の設計規
約によれば、プリチヤージ周期の大部分の期間に
は全入力X1〜X5が低レベルであり、しがつて関
連するゲート１６1〜１６5はプリチヤージ期間に
開すなわち非導通である。結果として、論理グル
ープ１４内の寄生キヤパシタンス３６−４０はプ
リチヤージされない。大低の場合、プリチヤージ
期間の終端時におけるキヤパシタンス３６−４０
の電荷量は直前の評価フエイズの終端時にどれだ
け充電されていたかによつて決まる。ひいては、
この電荷量は前の評価期間における入力信号X1
〜X5の値によつて決まる。例えば、内部キヤパ
シタンス３６〜４０が前の評価期間の前に十分に
充電されていたと仮定すると、もし前の評価期間
にすべての入力信号X1〜X5が２進０であつたな
らば、内部キヤパシタンス３６〜３８は現在の評
価フエイズ期間の間十分に充電されたままであ
る。これに対して、もし前の評価期間に全入力
X1〜X5が２進１であつたならば、前の評価期間
に全内部キヤパシタンス３６−４０が放電され
る。更に、前の評価フエイズのときの入力信号
X1〜X5の種々の組合わせによつて、内部キヤパ
シタンス３６〜４０が様々な組合わせで放電す
る。
プリチヤージに続く評価フエイズでは、信号ノ
ードNOのプリチヤージ電荷、実際にはキヤパシ
タンス３４のプリチヤージ電荷が、もし入力信号
X1〜X5によつて大地へ至る導電路が形成される
ならば、放電されることになる。この場合、遷移
時間は内部キヤパシタンス３６〜４０の電荷量に
依存するが、信号ノードNOの信号が０レベルに
放電する。もし評価フエイズの期間に入力信号
X1及びX2が０であれば、すべてのプリチヤージ
電荷がが信号ノードNOに残り、高レベル信号が
インバータ２２に与えられる。真の問題は、入力
信号X1〜X5の組合わせが導電路を形成しないと
き、すなわち、信号ノードNOを充電状態（２進
１状態）に保つことを意図しているが、上側の論
理ゲートのいくつか、例えばゲート１６1，１６2
が閉じられて導通状態にされたときに生じる。結
果として、キヤパシタンス３６あるいは４０また
は恐らくはその両方がキヤパシタンス３４と並列
に接続されることになる。キヤパシタンス３６ま
たは４０が前の評価フエイズのときから充電され
た状態にあれば、これらのキヤパシタンスは同様
の電圧に充電されてしまつているから、問題は比
較的小さい。しかし内部キヤパシタンス３６，４
０が前の評価フエイズで放電されていれば、キヤ
パシタンス３４のプリチヤージ電荷が内部キヤパ
シタンス３６あるいは４０または多分その両方に
再分配される。プリチヤージ電荷のこの再分配は
信号ノードNOの電圧を下げる。この電圧減少は
現在の評価フエイズの入力信号X1〜X5だけでな
く前の評価フエイズ入力信号X1〜X5にも依存し、
したがつてこれを予測したり制御することは困難
である。
第７図または第８図に示されている、インバー
タ２２と組合わされたフイードバツクは、その電
圧減少がそれほどひどくなければ、この電圧減少
を補償し信号ノードNOの信号を高レベルに戻す
ことができる。しかし前に述べたように、フイー
ドバツクが弱いから、CVS回路のダイナミツク
な性質上、一時的な電圧減少が出力に現われるこ
とは避けがたい。フイードバツクは最終的には信
号ノードNOの信号レベルをその正しい値に戻す
が、その間に、出力信号Ｙが変化して後続段の論
理グループ１４を放電してしまつているかも知れ
ない。一旦後続の論理グループが放電してしまう
と、この論理グループを充電状態に保つ予定の正
しい入力信号がこの論理グループに印加されても
その信号ノードNOを再充電できない。結果とし
て、CVS回路のドミノ性のために一時的な信号
エラーが波及して固定エラーになる。
Ｃ 発明が解決しようとする問題点 本発明の主な目的は、内部ノイズの影響を受け
にくいカスコード電圧回路網を提供することであ
る。
本発明の他の目的は、カスコード電圧回路網の
信号ノードにおけるプリチヤージ後の電荷のーケ
ージ及びその電圧変動を、弱フイードバツク制御
により、補償することは勿論、その電圧変動の主
要原因である前の評価フエイズに放電されたすべ
ての内部キヤパシタンスを現在のプリチヤージ・
フエイズで充電する事により、電気的に除去でき
るカスコード電圧回路網のためのプリチヤージ回
路を提供することである。
本発明の他の目的は、多段の論理ゲート回路モ
ジユールから成るカスコード電圧回路網の先行段
の論理モジユールのプリチヤージ動作により後続
段の論理モジユールの入力信号に影響を及ぼさな
いカスコード電圧回路網のためのプリチヤージ回
路を提供することである。
Ｄ 問題点を解決するための手段 本発明による多段論理ゲート回路モジユールか
ら成るカスコード電圧回路網によれば、プリチヤ
ージ期間の間、論理モジユールの両側の信号ノー
ド及び大地ノードを第１及び第３の半導体スイツ
チ手段を介して同一プリチヤージ電位へ充電する
ことにより、論理ゲート相互間の寄生的なすべて
の放電済の内部キヤパシタンスが充電され、その
結果、信号ノードにおけるプリチヤージ電圧の変
動、例えば現在の評価フエイズの開始時における
電圧変動、の主要原因になる前の評価フエイズで
放電されてままの内部キヤパシタンスを電気的に
除去する（即ち、放電された内部キヤパシタンス
を充電する）。これは、前の評価フエイズにおけ
る入力信号のゲートへの印加により形成された放
電通路が現在のプリチヤージ・フエイズの間も確
立されたままであるから、放電したすべての内部
キヤパシタンスが同一導電通路を通つて充電され
るという知見に基づいている。更に、本発明のカ
スコード電圧回路網では、信号ノードにおけるプ
リチヤージ・フエイズ後の電荷リーケージ及び電
圧変動を補償するためのフイードバツク・ゲート
及びインバータを含むメモリ手段をパス・スイツ
チ手段を介して信号ノードに接続する一方、該メ
モリ手段の出力ノードからの出力信号Ｙを次段の
論理ゲート・モジユールの入力信号Xiに供給で
きるように接続し、信号ノードのプリチヤージに
先立つて、上記パス・スイツチ手段をオフに切換
えて上記メモリ手段を信号ノードから分離し、こ
れにより、前の評価フエイズの際の出力信号を、
現在のプリチヤージの間、出力ノードに保持し、
次段論理モジユールの入力信号に影響を与えるこ
とがない。
本発明の構成は次の通りである。
信号ノード及び大地ノードの間に接続された複
数の論理ゲートと上記信号ノードから導出された
信号を送出する出力ノードとを各々有する複数段
の論理モジユールと、上記信号ノード及び第１電
位レベルの間に接続され、プリチヤージの間導通
状態になり評価の間非導通状態になる第１半導体
スイツチ手段と、上記大地ノード及び第２電位レ
ベルの間に接続され、プリチヤージの間非導通状
態になり評価の間導通状態になる第２半導体スイ
ツチ手段と、上記信号ノード及び上記出力ノード
の間に接続され、上記信号ノードからの信号を反
転し出力ノードで記憶するためのインバータ及び
フイードバツク・ゲートを含むメモリ手段とを備
え、上記各論理ゲートが１次入力又は前段の論理
モジユールの上記出力ノードの出力信号である２
次入力によつて制御されるよう構成されているカ
スコード電圧回路網におけるプリチヤージ回路で
あつて、 プリチヤージの間導通状態にされる一方、評価
の間非導通状態にされる第３半導体スイツチ手段
を上記大地ノード及び上記第１電位レベルの間に
設け、プリチヤージの間論理モジユールの両側の
上記信号ノード及び大地ノードを同一電位にプリ
チヤージするように構成し、 常時、導通状態であり制御信号を受けて非導通
状態にされるパス・スイツチ手段を上記信号ノー
ド及び上記記憶手段の間に設け、上記各半導体ス
イツチ手段へのプリチヤージ信号の印加に先立つ
て上記パス・スイツチ手段を非導通状態へ切換
え、プリチヤージ印加の間、上記メモリ手段を上
記論理モジユールから絶縁する事により、前の評
価時の出力信号を現在のプリチヤージの間出力ノ
ードに保持する事を特徴とする上記プリチヤージ
回路。
第１図は、第８図のCVSモジユールに本発明
を適用した実施例を示している。この実施例にお
けるプリチヤージ信号（図では、−プリチヤージ
と表示している）は、第６図、第１０図のプリチ
ヤージ信号と異なる機能をもつている。このプリ
チヤージ信号は、プリチヤージ・ゲートへの印加
に先立つて、信号ノードNOをインバータ２２の
入力へ接続するＮチヤネル・パス・トランジスタ
４２のゲートを直接制御してそのトランジスタを
オフ状態に切換える。このため、信号ノードNO
は、プリチヤージ期間の間、インバータ２２及び
フイード・バツク・インバータ３２から分離され
る。前述したように、このインバータ２２及びフ
イードバツク・インバータ３２の組合せはメモリ
装置として機能する。このように、メモリ装置を
プリチヤージ動作から分離すると、前の評価フエ
イズの際の出力信号Ｙを、現在のプリチヤージの
間、メモリ装置に保持することができる。
Ｅ 実施例 次に、図面を参照して本発明の１実施例を説明
する。
第１図に示されるように、プリチヤージ信号
は、２つのインバータ４４，４６によつて遅延さ
れ、遅延されたプリチヤージ信号Ｃ２を与える
る。この遅延された信号Ｃ２は普通に上側および
下側のプリチヤージ・ゲート１８，２０に印加さ
れると共に、第３のプリチヤージ・ゲート４８に
も印加される。第３のプリチヤージ・ゲート４８
はＰチヤネル・ゲートであり、上記電源と大地ノ
ードNGとの間に接続される。結果として、遅延
されたプリチヤージ信号Ｃ２の低レベルへの遷移
の後は、信号ノードNOはインバータ２２，３２
から分離され、その代わりに、プリチヤージのた
めに電源に接続される。更に大地ノードNGは大
地から分離され、プリチヤージのために電源に接
続される。したがつて論理グループ１４の両方の
ノードNO，NGがプリチヤージされる。この遅延
されたプリチヤージ動作期間には、入力信号X1
〜XNはインバータ２２，３２に対応する前段の
論理モジユールのメモリ装置によつて前段論理モ
ジユールにおける評価フエイズのときの出力信号
Ｙの値に保たれる。CVS回路への主入力もこの
規約に従う必要があり、これは主入力PIiへパ
ス・ゲート４２およびインバータ２２，３２を設
けることにより行なうことができる。
問題の根本は、前の評価フエイズのときに入力
信号X1〜XNの組合わせに応じて論理ゲート１６
のあるものが閉になり、内部キヤパシタンス３６
〜４０が放電されてしまうということである。こ
の放電は大地ノードNGに向つて直接下向きに起
こりうるし、あるいはまた最初信号ノードNOに
向つて上向きに、次に転換して大地ノードNGへ
の導電路を通る経路で生じうる。回路によつて
は、もつと複雑な放電路が形成される場合もあ
る。したがつて、前の評価フエイズの期間にノー
ドNO，NGに対して形成された放電路がどのよう
なものであつても、その放電路は現在のプリチヤ
ージのときにも形成される。しかしながらノード
NO，NGは共にプリチヤージ期間にプリチヤージ
電圧に保たれるから、前の評価フエイズのときに
放電したのがどの内部キヤパシタンス３６〜４０
であつても、その内部キヤパシタンスはプリチヤ
ージされることになる。すべてのキヤパシタンス
のプリチヤージは同じ電源電圧に行なわれる。
第２図の波形において、重要なことは遅延Δt
がプリチヤージ信号巾よりも十分に小さいことで
ある。最良の値は残りの回路にも依存するが、
Δtは600ps程度が妥当である。プリチヤージ信号
が高レベルになると、パス・ゲート４２が再び閉
じられる。信号ノードNOにこのとき存在するプ
リチヤージ電圧は出力信号Ｙを０にする。結果と
して、この出力信号を受信する後続段の論理モジ
ユールの入力信号X1〜XNは０になる。したがつ
て論理グループ１４内のすべての論理ゲート１６
は遅延されたプリチヤージ信号Ｃ２の最後の期間
に非導通になる。このため、種々の遷移タイミン
グが完全に一致していない通常の場合には、記憶
された導電路によつてプリチヤージ済みの信号ノ
ードNOが誤放電されるのを防止することができ
る。最後に、遅延されたプリチヤージ信号Ｃ２は
高レベルに移り、プリチヤージを停止させ、大地
ノードNGを大地へ再接続する。
それから、主入力PIiに対して現在の入力信値
のセツトが印加されると、十分にプリチヤージさ
れた論理グループ１４においてドミノ動作が開始
される。内部キヤパシタンス３６〜４０はキヤパ
シタンス３４と同じ電圧にプリチヤージされてい
るから、プリチヤージ電荷の再分配は生じない。
第１図の回路において、遅延されたプリチヤー
ジ信号Ｃ２はプリチヤージ信号（−プリチヤー
ジ）に基いて論理グループ１４の近くで局部的に
発生されている。この回路方式では各論理グルー
プ１４毎に２つの追加のゲート４４，４６が必要
である。プリチヤージ信号（−プリチヤージ）と
遅延されたプリチヤージ信号Ｃ２の両方を集積回
路の１点で発生し、これらを集積回路上の全論理
グループ１４へ分配することも可能である。勿論
後者の場合は付加的な相互接続が必要である。し
かしこれらの両方のプリチヤージ信号の分配経路
は同じでよいから、相互接続はそれほど複雑化し
ない。また両方の相互接続が並行して走るなら
ば、一方のプリチヤージ信号に影響する時間スキ
ユーが他方にも影響することになり、したがつて
長い相互接続においても遅延量Δtを容易に維持
できる。
第１図の実施例はメモリ装置として、２つの逆
向きに接続されたインバータ２２，３２を用いて
いる、すなわち、メモリ装置は完全に再生的であ
る。しかし第３図に示されるように、パス・ゲー
ト４２とインバータ２２の間の相互接続５２には
ある寄生キヤパシタンス５０が存在する。またこ
の相互接続５２と関連する主なリーケージは大地
へのものである。したがつてキヤパシタンス５０
は大抵の場合低レベル信号を十分に保持し、高レ
ベルあるいは充電された信号ではいくぶん保持性
が落ちるが、かなりの記憶機能が得られる。した
がつて相互接続５２と大地の間に接続されたフイ
ードバツク・ゲート３０を省略することも可能で
ある。必要な記憶機能はＰチヤネル・フイードバ
ツク・ゲート２８、キヤパシタンス５０およびイ
ンバータ２２によつて十分に達成できる。
第４図に示すように、メモリ装置のフイードバ
ツク・ゲートを完全になくすことも可能である。
キヤパシタ５０それ自体がメモリ装置になる。キ
ヤパシタ５０は特に高レベル信号に対していくぶ
んりーケージを示すが、キヤパシタンス５０がそ
のリーケージ時間よりも短い時間だけ信号を記憶
するのに用いられる限りはキヤパシタンス５０だ
けで十分である。リーケージ時間は相互接続５２
のキヤパシタンスよりも低リーケージの大きなキ
ヤパシタンス５０が意図的に含ませることによつ
て長くできる。それでもやはり、キヤパシタ５０
および相互接続５２はリークするから、第４図の
回路はダイナミツクである。したがつて、第４図
のメモリ装置が正しくない値まで減衰しないよう
にするためには、プリチヤージの周波数を適正に
設定する必要がある。
Ｆ 発明の効果 本発明によれば、プリチヤージ電圧の変動を生
じることなくカスコード電圧回路網のプリチヤー
ジを行なうことができる。
【図面の簡単な説明】
第１図は本発明の実施例の回路図、第２図は第
１図の回路のためのタイミング図、第３図および
第４図は第１図の回路のための代替メモリ装置を
示す図、第５図は典型的なカスコード電圧スイツ
チ回路網の構成図、第６図はカスコード電圧スイ
ツチ回路網の論理ゲート回路の例示回路図、第７
図および第８図は第６図の変形回路を示す図、第
９図は第８図のフイードバツク・メモリの簡略表
示図、第１０図は第６図の回路のプリチヤージ点
を示す図である。 １４……論理グループ、１８，２０，４８……
プリチヤージ・ゲート、４２……パス・ゲート、
２２，３２……メモリ装置。

Claims (1)

  1. 【特許請求の範囲】 １ 信号ノード及び大地ノードの間に接続された
    複数の論理ゲートと上記信号ノードから導出され
    た信号を送出する出力ノードとを各々有する複数
    段の論理モジユールと、上記信号ノード及び第１
    電位レベルの間に接続され、プリチヤージの間導
    通状態になり評価の間非導通状態になる第１半導
    体スイツチ手段と、上記大地ノード及び第２電位
    レベルの間に接続され、プリチヤージの間非導通
    状態になり評価の間導通状態になる第２半導体ス
    イツチ手段と、上記信号ノード及び上記出力ノー
    ドの間に接続され、上記信号ノードからの信号を
    反転し出力ノードで記憶するためのインバータ及
    びフイードバツク・ゲートを含むメモリ手段とを
    備え、上記各論理ゲートが１次入力又は前段の論
    理モジユールの上記出力ノードの出力信号である
    ２次入力によつて制御されるよう構成されている
    カスコード電圧回路網におけるるプリチヤージ回
    路であつて、 プリチヤージの間導通状態にされる一方、評価
    の間非導通状態にされる第３半導体スイツチ手段
    を上記大地ノード及び上記第１電位レベルの間に
    設け、プリチヤージの間論理モジユールの両側の
    上記信号ノード及び大地ノードを同一電位にプリ
    チヤージするように構成し、 常時導通状態であり制御信号を受けて非導通状
    態にされるパス・スイツチ手段を上記信号ノード
    及び上記記憶手段の間に設け、上記各半導体スイ
    ツチ手段へのプリチヤージ信号の印加に先立つて
    上記パス・スイツチ手段を非導通状態へ切換え、
    プリチヤージ印加の間、上記メモリ手段を上記論
    理モジユールから絶縁する事による、前の評価時
    の出力信号を現在のプリチヤージの間出力ノード
    に保持する事を特徴とする上記プリチヤージ回
    路。
JP61042057A 1985-04-23 1986-02-28 プリチヤ−ジ回路 Granted JPS61247122A (ja)

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