JPH0377129A - プリチャージ方式バス回路 - Google Patents
プリチャージ方式バス回路Info
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- JPH0377129A JPH0377129A JP1213532A JP21353289A JPH0377129A JP H0377129 A JPH0377129 A JP H0377129A JP 1213532 A JP1213532 A JP 1213532A JP 21353289 A JP21353289 A JP 21353289A JP H0377129 A JPH0377129 A JP H0377129A
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- buses
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、プリチャージ方式バス回路に関し、特に、
マイクロプロセッサなどの半導体集積回路においてデー
タを伝送するために用いられるブリチャージ方式バス回
路の改善に関する。
マイクロプロセッサなどの半導体集積回路においてデー
タを伝送するために用いられるブリチャージ方式バス回
路の改善に関する。
［従来の技術］
第４図は、たとえばマイクロプロセッサ等の半導体集積
回路に用いられる従来のプリチャージ方式バス回路の一
例を示す概略ブロック図である。
回路に用いられる従来のプリチャージ方式バス回路の一
例を示す概略ブロック図である。
第４図において、バス配線１には、各々バスソースおよ
びディスティネーションとして機能するレジスタｌｌａ
、ｌｌｂ、ｌｌｃおよびｌｉｄが接続されており、これ
らのレジスタｌｌａ〜ｌｉｄは全体として、マイクロプ
ロセッサのレジスタファイル１１を構成している。これ
らのレジスタは、図示しないＡＬＵ等における演算のた
めのデータを一時的に記憶するためのものであり、デー
タは必要に応じてこれらのレジスタ間でバス配線１を介
して転送される。このバス配線１は、Ｐチャネルトラン
ジスタ２を介して電源３に接続されている。
びディスティネーションとして機能するレジスタｌｌａ
、ｌｌｂ、ｌｌｃおよびｌｉｄが接続されており、これ
らのレジスタｌｌａ〜ｌｉｄは全体として、マイクロプ
ロセッサのレジスタファイル１１を構成している。これ
らのレジスタは、図示しないＡＬＵ等における演算のた
めのデータを一時的に記憶するためのものであり、デー
タは必要に応じてこれらのレジスタ間でバス配線１を介
して転送される。このバス配線１は、Ｐチャネルトラン
ジスタ２を介して電源３に接続されている。
このようなレジスタ間のデータの転送動作は、マイクロ
プロセッサの一部を構成する命令レジスタ４に格納され
たマイクロ命令５によって行なわれる。すなわち、この
マイクロ命令５中のバスディスティネーションレジスタ
選択命令５ａは、選択信号発生回路６を構成する一方の
デコーダ７に与えられ、デコーダ７はこのマイクロ命令
に応じて、バスディスティネーションとしてのレジスタ
を選択する信号５ＥＬ１ａ−８ＥＬ１ｄを発生し、レジ
スタｌｌａ〜ｌｌｄにそれぞれ供給する。
プロセッサの一部を構成する命令レジスタ４に格納され
たマイクロ命令５によって行なわれる。すなわち、この
マイクロ命令５中のバスディスティネーションレジスタ
選択命令５ａは、選択信号発生回路６を構成する一方の
デコーダ７に与えられ、デコーダ７はこのマイクロ命令
に応じて、バスディスティネーションとしてのレジスタ
を選択する信号５ＥＬ１ａ−８ＥＬ１ｄを発生し、レジ
スタｌｌａ〜ｌｌｄにそれぞれ供給する。
一方、マイクロ命令５中のバスソースレジスタ選択命令
５ｂは、選択信号発生回路６を構成する他方のデコーダ
８に与えられ、デコーダ８はこのマイクロ命令に応じて
、バスソースとしてのレジスタを選択する信号５ＥＬ２
ａ−３ＥＬ２ｄを発生し、レジスタｌｌａ〜ｌｌｄにそ
れぞれ供給する。
５ｂは、選択信号発生回路６を構成する他方のデコーダ
８に与えられ、デコーダ８はこのマイクロ命令に応じて
、バスソースとしてのレジスタを選択する信号５ＥＬ２
ａ−３ＥＬ２ｄを発生し、レジスタｌｌａ〜ｌｌｄにそ
れぞれ供給する。
なお、タイミング発生回路９は、後述する各種のタイミ
ング信号ＴＰ Ｃ、Ｔ６ ｇ 、 ＴＨおよびＴ２を
発生し、〒７７はＰチャネルトランジスタ２のゲートに
供給され、ＴＢＳ、Ｔ＋およびＴ２は各レジスタに共通
して供給される。
ング信号ＴＰ Ｃ、Ｔ６ ｇ 、 ＴＨおよびＴ２を
発生し、〒７７はＰチャネルトランジスタ２のゲートに
供給され、ＴＢＳ、Ｔ＋およびＴ２は各レジスタに共通
して供給される。
次に、第５図は、第４図に示したレジスタファイル１１
の詳細を示す回路図であり、特に、レジスタ１１ａおよ
び１１ｄの回路構成を示し、レジスタｌｌｂおよびｌｌ
ｃについては省略している。
の詳細を示す回路図であり、特に、レジスタ１１ａおよ
び１１ｄの回路構成を示し、レジスタｌｌｂおよびｌｌ
ｃについては省略している。
第５図においてレジスタｌｌａおよび１１ｄは全く同一
の構成を有しているので、レジスタｌｌａについてその
構成を説明し、レジスタｌｉｄについては説明を省略す
る。
の構成を有しているので、レジスタｌｌａについてその
構成を説明し、レジスタｌｉｄについては説明を省略す
る。
レジスタ１１ａは、主として、ソース用ラッチ１２ａと
、ロジック回路１０ａと、ディスティネーション用ラッ
チ１３ａと、バスドライバ回路１４ａとで構成される。
、ロジック回路１０ａと、ディスティネーション用ラッ
チ１３ａと、バスドライバ回路１４ａとで構成される。
ソース用ラッチ１２ａは、バス配線１を介してソースレ
ジスタから転送されてきたデータを受取るためのもので
あり、その動作は、タイミング発生回路９からのタイミ
ング信号Ｔ、と、デコーダ７からの信号５ＥＬ１ａとの
論理積によって制御される。また、ディスティネーショ
ン用ラッチ１３ａは、バス配線１を介してディスティネ
ーションレジスタへ転送されるべきデータを保持するた
めのものであり、その動作は、タイミング発生回路９か
らのタイミング信号Ｔ２によって制御される。バスドラ
イバ回路１４ａは、バス配線１と接地との間に直列接続
されたＮチャネルトランジスタ１５ａおよび１６ａから
構成され、トランジスタ１５ａのゲートには、タイミン
グ発生回路９からのタイミング信号ＴＢ、とデコーダ８
からの信号５ＥＬ２ａとの論理積が印加され、トランジ
スタ１６ａのゲートにはディスティネーション用ラッチ
１３Ｈの出力が印加される。
ジスタから転送されてきたデータを受取るためのもので
あり、その動作は、タイミング発生回路９からのタイミ
ング信号Ｔ、と、デコーダ７からの信号５ＥＬ１ａとの
論理積によって制御される。また、ディスティネーショ
ン用ラッチ１３ａは、バス配線１を介してディスティネ
ーションレジスタへ転送されるべきデータを保持するた
めのものであり、その動作は、タイミング発生回路９か
らのタイミング信号Ｔ２によって制御される。バスドラ
イバ回路１４ａは、バス配線１と接地との間に直列接続
されたＮチャネルトランジスタ１５ａおよび１６ａから
構成され、トランジスタ１５ａのゲートには、タイミン
グ発生回路９からのタイミング信号ＴＢ、とデコーダ８
からの信号５ＥＬ２ａとの論理積が印加され、トランジ
スタ１６ａのゲートにはディスティネーション用ラッチ
１３Ｈの出力が印加される。
次に、第６図は、第４図および第５図に示したプリチャ
ージ方式バス回路の動作を説明するためのタイミングチ
ャートである。次に、第４図ないし第６図を参照して、
たとえばレジスタ１１ａに保持されているデータをレジ
スタ１１ｄに転送する場合における従来のプリチャージ
方式バス回路の動作について説明する。
ージ方式バス回路の動作を説明するためのタイミングチ
ャートである。次に、第４図ないし第６図を参照して、
たとえばレジスタ１１ａに保持されているデータをレジ
スタ１１ｄに転送する場合における従来のプリチャージ
方式バス回路の動作について説明する。
まず、タイミング発生回路９から発生するＴＰＴ（第６
図（ａ））がＬレベルの期間中、プリチャージ用Ｐチャ
ネルトランジスタ２はオンし、電源３からこのトランジ
スタ２を介してバス配線１へ電流が流れ、バス配線１の
電位はＨレベルとなる。この期間中、タイミング発生回
路９から発生するＴＢＳはＬレベルのままである。続い
てＴＰ。がＨレベルに立上がると、Ｐチャネルトランジ
スタ２はオフするが、Ｔａ Ｓは未だＬレベルであり、
Ｎチャネルトランジスタ１５ａはオフのままである。し
たがって、ＴＢＳがＬレベルの間（プリチャージ期間）
は、バス配線１の電位はＨレベルのままである。
図（ａ））がＬレベルの期間中、プリチャージ用Ｐチャ
ネルトランジスタ２はオンし、電源３からこのトランジ
スタ２を介してバス配線１へ電流が流れ、バス配線１の
電位はＨレベルとなる。この期間中、タイミング発生回
路９から発生するＴＢＳはＬレベルのままである。続い
てＴＰ。がＨレベルに立上がると、Ｐチャネルトランジ
スタ２はオフするが、Ｔａ Ｓは未だＬレベルであり、
Ｎチャネルトランジスタ１５ａはオフのままである。し
たがって、ＴＢＳがＬレベルの間（プリチャージ期間）
は、バス配線１の電位はＨレベルのままである。
ここで転送されるべきデータがＨレベルのデータの場合
について考えると、レジスタ１１ａのラッチ１３ａに保
持されている信号はＨレベルの信号である。またこの場
合、バスのソースとしてレジスタｌｌａが選択されるの
で、デコーダ８から供給される選択信号５ＥＬ２ａはＨ
レベルになっている（第６図（ｅ））。したがって、′
「Ｔ］−がＨレベルに立上がるのに続いてＴｂ、がＨレ
ベルに立上がると、その時点でバスドライバ回路１４ａ
を構成するＮチャネルトランジスタ１５ａはオンする。
について考えると、レジスタ１１ａのラッチ１３ａに保
持されている信号はＨレベルの信号である。またこの場
合、バスのソースとしてレジスタｌｌａが選択されるの
で、デコーダ８から供給される選択信号５ＥＬ２ａはＨ
レベルになっている（第６図（ｅ））。したがって、′
「Ｔ］−がＨレベルに立上がるのに続いてＴｂ、がＨレ
ベルに立上がると、その時点でバスドライバ回路１４ａ
を構成するＮチャネルトランジスタ１５ａはオンする。
ここでラッチ１３ａの出力は上述のようにＨレベルなの
で、Ｎチャネルトランジスタ１６ａはオンしており、ト
ランジスタ１５ａがオンすると同時に、バス配線１は接
地電位に接続され、バス配線１の電位はＬレベルに引き
下げられる。
で、Ｎチャネルトランジスタ１６ａはオンしており、ト
ランジスタ１５ａがオンすると同時に、バス配線１は接
地電位に接続され、バス配線１の電位はＬレベルに引き
下げられる。
また、バスのディスティネーションとしてレジスタｌｉ
ｄが選択されるので、デコーダ７から供給される選択信
号５ＥＬ１ｄはＨレベルになっている（第６図（ｆ））
。したがって、レジスタ１１ｄのラッチ１２ｄは、タイ
ミング発生回路９からのタイミング信号Ｔ、に応じて動
作してバス配線１から反転データがラッチｌｉｄに取込
まれる。
ｄが選択されるので、デコーダ７から供給される選択信
号５ＥＬ１ｄはＨレベルになっている（第６図（ｆ））
。したがって、レジスタ１１ｄのラッチ１２ｄは、タイ
ミング発生回路９からのタイミング信号Ｔ、に応じて動
作してバス配線１から反転データがラッチｌｉｄに取込
まれる。
一方、転送されるべきデータがＬレベルの場合には、Ｎ
チャネルトランジスタ１６ａはオンせず、したがってバ
ス配線１の電荷の放電は行なわれず、その電位はＨレベ
ルのままである。したがって、レジスタｌｌｄのラッチ
１２ｄには、タイミング信号Ｔ、に応じて、バス配線１
から反転データが取込まれる。
チャネルトランジスタ１６ａはオンせず、したがってバ
ス配線１の電荷の放電は行なわれず、その電位はＨレベ
ルのままである。したがって、レジスタｌｌｄのラッチ
１２ｄには、タイミング信号Ｔ、に応じて、バス配線１
から反転データが取込まれる。
［発明が解決しようとする課題］
しかしながら、以上のように１本のバス配線で構成され
た従来のプリチャージ方式バス回路では、バスのソース
およびディスティネーションであるレジスタの数が増大
すると、バスの配線長は長くなり、駆動するトランジス
タの数も増大する。このため、バスの配線抵抗や浮遊容
量が増大し、プリチャージされたバスの放電に時間がか
かることになる。この結果ζマイクロプロセッサにおけ
るデータ転送動作が遅れ、マシンサイクルを短縮するこ
とができないという問題点があった。そこで、バス配線
を第１バスおよび第２バスからなる階層的な構成とする
ことが、たとえば特開昭６３−２６７１７号公報に開示
されているが、バスの放電の遅れは完全には解消されず
、また階層化した場合にはマイクロ命令のデコード回路
が複雑になるという問題点があった。
た従来のプリチャージ方式バス回路では、バスのソース
およびディスティネーションであるレジスタの数が増大
すると、バスの配線長は長くなり、駆動するトランジス
タの数も増大する。このため、バスの配線抵抗や浮遊容
量が増大し、プリチャージされたバスの放電に時間がか
かることになる。この結果ζマイクロプロセッサにおけ
るデータ転送動作が遅れ、マシンサイクルを短縮するこ
とができないという問題点があった。そこで、バス配線
を第１バスおよび第２バスからなる階層的な構成とする
ことが、たとえば特開昭６３−２６７１７号公報に開示
されているが、バスの放電の遅れは完全には解消されず
、また階層化した場合にはマイクロ命令のデコード回路
が複雑になるという問題点があった。
それゆえに、この発明の目的は、プリチャージされたバ
スの放電の遅れをなくし、データ転送の高速化を実現し
たバス回路を提供することである。
スの放電の遅れをなくし、データ転送の高速化を実現し
たバス回路を提供することである。
この発明の他の目的は、バスを上位バスと下位バスとか
らなる階層的構成にした場合でも、マイクロ命令のデコ
ード回路が複雑化することを防止できるバス回路を提供
することである。
らなる階層的構成にした場合でも、マイクロ命令のデコ
ード回路が複雑化することを防止できるバス回路を提供
することである。
［課題を解決するための手段〕
この発明にかかるプリチャージ方式バス回路は、バスを
上位のバスと複数の下位のバスとからなる階層的構成と
し、上位バスの電位の変動に応じて、選択された下位バ
スの電荷のみを放電するようにしたものである。
上位のバスと複数の下位のバスとからなる階層的構成と
し、上位バスの電位の変動に応じて、選択された下位バ
スの電荷のみを放電するようにしたものである。
この発明の他の局面に従うと、下位のバスに結合された
レジスタの総数は２のべき乗である。
レジスタの総数は２のべき乗である。
［作用］
この発明によるバス回路においては、バスを階層的な配
線とし、下位バスの放電を選択的に行なうことにより、
バスの放電時間を短縮するとともに、消費電力の軽減を
図ることができる。
線とし、下位バスの放電を選択的に行なうことにより、
バスの放電時間を短縮するとともに、消費電力の軽減を
図ることができる。
また、下位のバスに結合されるレジスタの総数を２のべ
き乗とすることにより、階層的なバス構造とした場合で
も、マイクロ命令のデコード回路か複雑化することを防
止することができる。
き乗とすることにより、階層的なバス構造とした場合で
も、マイクロ命令のデコード回路か複雑化することを防
止することができる。
［実施例］
第１図は、この発明の一実施例あるバス回路を示すブロ
ック図である。第１図において、バス配線１には、レジ
スタブロック２０．．２０□、２０、および２０．が接
続されており、各レジスタブロックはさらに、各々バス
ソースおよびディスティネーションとして機能する複数
のレジスタを含んでいる。バス配線１は、第４図の従来
例と同様に、Ｐチャネルトランジスタ２を介して電源３
に接続されている。
ック図である。第１図において、バス配線１には、レジ
スタブロック２０．．２０□、２０、および２０．が接
続されており、各レジスタブロックはさらに、各々バス
ソースおよびディスティネーションとして機能する複数
のレジスタを含んでいる。バス配線１は、第４図の従来
例と同様に、Ｐチャネルトランジスタ２を介して電源３
に接続されている。
これらのレジスタブロック間またはレジスタ間における
データの転送動作は、命令レジスタ１９に格納されたマ
イクロ命令２１によって行なわれる。すなわち、このマ
イクロ命令２１中のバスディスティネーションレジスタ
ブロック選択命令２１ａは、選択信号発生回路２７を構
成するデコーダ２５に与えられ、デコーダ２５はこのマ
イクロ命令に応じて、バスディスティネーションとして
のレジスタブロックを選択する信号５ＥＬＤＩ〜５ＥＬ
Ｄ４を発生し、対応するレジスタブロック２０、〜２０
４に供給する。次に、マイクロ命令２１中のバスディス
ティネーションレジスタ選択命令２１． ｂは、選択信
号発生回路２７を構成する他のデコーダ２６に与えられ
、デコーダ２６はこのマイクロ命令に応じて、バスディ
スティネーションとしてのレジスタを選択する信号５Ｅ
ＬＤａ〜５ＥＬＤｄを発生して各レジスタブロックに共
通に供給する。次に、マイクロ命令２１中のバスソース
レジスタブロック選択命令２１ｃは、選択信号発生回路
２７を構成するさらに他のデコーダ２３に与えられ、デ
コーダ２３はこのマイクロ命令に応じて、バスソースと
してのレジスタブロックを選択する信号５ＥＬＳＩ〜５
ＥＬＳ４を発生し、対応するレジスタブロック２０ ＋
〜２０４に供給する。さらに、マイクロ命令２］中のパ
スソスレジスタ選択命令２１ｄは、選択信号発生回路２
７を構成するさらに他のデコーダ２４に与えられ、デコ
ーダ２４はこのマイクロ命令に応じて、バスソースとし
てのレジスタを選択する信号５ＥＬＳａ−３ＥＬＳｄを
発生し、各レジスタブロックに共通に供給する。
データの転送動作は、命令レジスタ１９に格納されたマ
イクロ命令２１によって行なわれる。すなわち、このマ
イクロ命令２１中のバスディスティネーションレジスタ
ブロック選択命令２１ａは、選択信号発生回路２７を構
成するデコーダ２５に与えられ、デコーダ２５はこのマ
イクロ命令に応じて、バスディスティネーションとして
のレジスタブロックを選択する信号５ＥＬＤＩ〜５ＥＬ
Ｄ４を発生し、対応するレジスタブロック２０、〜２０
４に供給する。次に、マイクロ命令２１中のバスディス
ティネーションレジスタ選択命令２１． ｂは、選択信
号発生回路２７を構成する他のデコーダ２６に与えられ
、デコーダ２６はこのマイクロ命令に応じて、バスディ
スティネーションとしてのレジスタを選択する信号５Ｅ
ＬＤａ〜５ＥＬＤｄを発生して各レジスタブロックに共
通に供給する。次に、マイクロ命令２１中のバスソース
レジスタブロック選択命令２１ｃは、選択信号発生回路
２７を構成するさらに他のデコーダ２３に与えられ、デ
コーダ２３はこのマイクロ命令に応じて、バスソースと
してのレジスタブロックを選択する信号５ＥＬＳＩ〜５
ＥＬＳ４を発生し、対応するレジスタブロック２０ ＋
〜２０４に供給する。さらに、マイクロ命令２］中のパ
スソスレジスタ選択命令２１ｄは、選択信号発生回路２
７を構成するさらに他のデコーダ２４に与えられ、デコ
ーダ２４はこのマイクロ命令に応じて、バスソースとし
てのレジスタを選択する信号５ＥＬＳａ−３ＥＬＳｄを
発生し、各レジスタブロックに共通に供給する。
なお、タイミング発生回路２２は、後述する各種のタイ
ミング信号” Ｃ＋ ” Ｃｒ Ｔａ Ｓ 、ＴＦ
Ｓ、、Ｔ、およびＴ２を発生する。
ミング信号” Ｃ＋ ” Ｃｒ Ｔａ Ｓ 、ＴＦ
Ｓ、、Ｔ、およびＴ２を発生する。
次に、第２図は、第１図に示したレジスタブロックの詳
細を示す図である。第１図に示したレジスタブロック２
０．〜２０４はすべて同じ構成を有しているので、−例
としてレジスタブロック２０、についてその構成を説明
し、他のブロックについては説明を省略する。
細を示す図である。第１図に示したレジスタブロック２
０．〜２０４はすべて同じ構成を有しているので、−例
としてレジスタブロック２０、についてその構成を説明
し、他のブロックについては説明を省略する。
レジスタブロック２０．は主として、ブロック内のロー
カルバス配線３０と、プリチャージ用Ｐチャネルトラン
ジスタ３１と、電源３２と、レジスタ３３ａ〜３３ｄと
、ローカルバス配線用バスドライバ３４と、バス配線用
バスドライバ３５と、マルチプレクサ４３とから構成さ
れている。プリチャージ用トランジスタ３１のオンオフ
は、タイミング発生回路９からのタイミング信号Ｔｐ
Ｃによって制御される。さらにレジスタ３３ａ〜３３ｄ
はすべて同一の構成を有しているので、ここではレジス
タ３３ａおよび３３ｄについてその内容を示すことにす
る。
カルバス配線３０と、プリチャージ用Ｐチャネルトラン
ジスタ３１と、電源３２と、レジスタ３３ａ〜３３ｄと
、ローカルバス配線用バスドライバ３４と、バス配線用
バスドライバ３５と、マルチプレクサ４３とから構成さ
れている。プリチャージ用トランジスタ３１のオンオフ
は、タイミング発生回路９からのタイミング信号Ｔｐ
Ｃによって制御される。さらにレジスタ３３ａ〜３３ｄ
はすべて同一の構成を有しているので、ここではレジス
タ３３ａおよび３３ｄについてその内容を示すことにす
る。
たとえば、レジスタ３３ａは、ソース用ラッチ４４ａと
、ロジック回路４５ａと、ディスティネーション用ラッ
チ４６ａとで構成される。ソース用ラッチ４４ａは、ロ
ーカルバス配線３０を介してソースレジスタから転送さ
れたデータを受取るためのものであり、その動作はタイ
ミング発生回路２２からのタイミング信号Ｔ、と、デコ
ーダ２６からの信号５ＥＬＤａとの論理積によって制御
される。またディスティネーション用ラッチ４６ａは、
バス配線１を介してディスティネーションへ転送される
べきデータを保持するためのものであり、その動作は、
タイミング発生回路２２からのタイミング信号Ｔ２によ
って制御される。
、ロジック回路４５ａと、ディスティネーション用ラッ
チ４６ａとで構成される。ソース用ラッチ４４ａは、ロ
ーカルバス配線３０を介してソースレジスタから転送さ
れたデータを受取るためのものであり、その動作はタイ
ミング発生回路２２からのタイミング信号Ｔ、と、デコ
ーダ２６からの信号５ＥＬＤａとの論理積によって制御
される。またディスティネーション用ラッチ４６ａは、
バス配線１を介してディスティネーションへ転送される
べきデータを保持するためのものであり、その動作は、
タイミング発生回路２２からのタイミング信号Ｔ２によ
って制御される。
バス配線用バスドライバ３５は、バス配線１と接地との
間に直列接続されたＮチャネルトランジスタ４１および
４２で構成され、トランジスタ４１のゲートには、タイ
ミング発生回路２２からのタイミング信号ｒａｓとデコ
ーダ２３からの信号５ＥＬＳＩとの論理積が印加され、
トランジスタ４２のゲートには、マルチプレクサ４３の
出力が印加される。このマルチプレクサ４３は、デコー
ダ２４からの信号５ＥＬＳａ−３ＥＬＳｄに応じて、レ
ジスタ３３ａ〜３３ｄのいずれかのディスティネーショ
ン用ラッチの出力を選択して出力する。
間に直列接続されたＮチャネルトランジスタ４１および
４２で構成され、トランジスタ４１のゲートには、タイ
ミング発生回路２２からのタイミング信号ｒａｓとデコ
ーダ２３からの信号５ＥＬＳＩとの論理積が印加され、
トランジスタ４２のゲートには、マルチプレクサ４３の
出力が印加される。このマルチプレクサ４３は、デコー
ダ２４からの信号５ＥＬＳａ−３ＥＬＳｄに応じて、レ
ジスタ３３ａ〜３３ｄのいずれかのディスティネーショ
ン用ラッチの出力を選択して出力する。
一方、ローカルバス配線用バスドライバ３４は、電源３
６と接地との間に直列に接続されたＰチャネルトランジ
スタ３７．３８およびＮチャネルトランジスタ３１と、
ローカルバス配線３０と接地との間に接続されたＮチャ
ネルトランジスタ４０とから構成され、このトランジス
タ４０のゲートはトランジスタ３８および３９の接点に
接続されている。トランジスタ３７のゲートには、タイ
ミング発生回路２２からのタイミング信号ｒａｏとデコ
ーダ２５からの信号５ＥＬＤＩとの論理積が印加され、
トランジスタ３８のゲートはバス配線１に接続され、さ
らにトランジスタ３つのゲートにはタイミング発生回路
２２からタイミング信号ＴＰ Ｏが印加される。
６と接地との間に直列に接続されたＰチャネルトランジ
スタ３７．３８およびＮチャネルトランジスタ３１と、
ローカルバス配線３０と接地との間に接続されたＮチャ
ネルトランジスタ４０とから構成され、このトランジス
タ４０のゲートはトランジスタ３８および３９の接点に
接続されている。トランジスタ３７のゲートには、タイ
ミング発生回路２２からのタイミング信号ｒａｏとデコ
ーダ２５からの信号５ＥＬＤＩとの論理積が印加され、
トランジスタ３８のゲートはバス配線１に接続され、さ
らにトランジスタ３つのゲートにはタイミング発生回路
２２からタイミング信号ＴＰ Ｏが印加される。
次に、第３図は、第１図および第２図に示した実施例の
動作を説明するためのタイミングチャートである。次に
、第１図ないし第３図を参照して、たとえばレジスタブ
ロック２０．内のレジスタ３３ａのラッチ４６ａｌ：４
持されているデータを、レジスタブロック２０４内のレ
ジスタ３３ｄのラッチ４４ｄに転送する場合におけるこ
の発明の一実施例の動作について説明する。
動作を説明するためのタイミングチャートである。次に
、第１図ないし第３図を参照して、たとえばレジスタブ
ロック２０．内のレジスタ３３ａのラッチ４６ａｌ：４
持されているデータを、レジスタブロック２０４内のレ
ジスタ３３ｄのラッチ４４ｄに転送する場合におけるこ
の発明の一実施例の動作について説明する。
まず、タイミング発生回路２２から発生するタイミング
信号Ｔｒｃ（第３図（ａ））がＬレベルの期間中、バス
配線１用のプリチャージトランジスタ２および各ブロッ
ク内のプリチャージトランジスタ３１はオンし、電源３
および３２からバス配線１およびローカルバス配線３０
へそれぞれ電流が流れ、バス配線１およびローカルバス
配線３０の電位はＨレベルとなる。この期間中、タイミ
ング発生回路２２から発生するＴａｓはＬレベルのまま
である（第３図（Ｃ））。続いて、〒７７がＨレベルに
立上がると、各プリチャージ用トランジスタ２および３
１はオフするが、バス配線１およびローカルバス配線３
０の電位はＨレベルのままである（プリチャージ期間）
。
信号Ｔｒｃ（第３図（ａ））がＬレベルの期間中、バス
配線１用のプリチャージトランジスタ２および各ブロッ
ク内のプリチャージトランジスタ３１はオンし、電源３
および３２からバス配線１およびローカルバス配線３０
へそれぞれ電流が流れ、バス配線１およびローカルバス
配線３０の電位はＨレベルとなる。この期間中、タイミ
ング発生回路２２から発生するＴａｓはＬレベルのまま
である（第３図（Ｃ））。続いて、〒７７がＨレベルに
立上がると、各プリチャージ用トランジスタ２および３
１はオフするが、バス配線１およびローカルバス配線３
０の電位はＨレベルのままである（プリチャージ期間）
。
ここで、転送されるべきデータがＨレベルのデータであ
る場合について考えると、レジスタ２０、内のレジスタ
３３ａのラッチ４６ａに保持されている信号はＨレベル
の信号である。この場合、バスのソースとしてレジスタ
３３ａが選択されるので、デコーダ２４から供給される
選択信号５ＥＬＳａはＨレベルになっている（第３図（
ｈ））。
る場合について考えると、レジスタ２０、内のレジスタ
３３ａのラッチ４６ａに保持されている信号はＨレベル
の信号である。この場合、バスのソースとしてレジスタ
３３ａが選択されるので、デコーダ２４から供給される
選択信号５ＥＬＳａはＨレベルになっている（第３図（
ｈ））。
これに応じてマルチプレクサ４３は、レジスタ３３ａの
ラッチ４６ａに保持されているＨレベルの信号を選択し
て、バス配線バスドライバ３５を構成する一方のＮチャ
ネルトランジスタ４２のゲートに印加する。Ｎチャネル
トランジスタ４２はこれに応じてオンする。
ラッチ４６ａに保持されているＨレベルの信号を選択し
て、バス配線バスドライバ３５を構成する一方のＮチャ
ネルトランジスタ４２のゲートに印加する。Ｎチャネル
トランジスタ４２はこれに応じてオンする。
また、この場合、バスのソースとしてレジスタブロック
２０．が選択されるので、デコーダ２３から供給される
選択信号５ＥＬＳＩはＨレベルになっている（第３図（
ｇ））。したがって、ＴＰＴがＨレベルに立上がるのに
続いてＴｅ、ｓがＨレベルに立上がると（第３図（Ｃ）
） 、その時点でバス配線バスドライバ３５を構成する
他方のＮチャネルトランジスタ４１はオンし、バス配線
１は接地電位に接続されてバス配線１の電位はＬレベル
に引き下げられる。
２０．が選択されるので、デコーダ２３から供給される
選択信号５ＥＬＳＩはＨレベルになっている（第３図（
ｇ））。したがって、ＴＰＴがＨレベルに立上がるのに
続いてＴｅ、ｓがＨレベルに立上がると（第３図（Ｃ）
） 、その時点でバス配線バスドライバ３５を構成する
他方のＮチャネルトランジスタ４１はオンし、バス配線
１は接地電位に接続されてバス配線１の電位はＬレベル
に引き下げられる。
一方、バスのディスティネーションとしてレジスタブロ
ック２０．が選択されるので、デコーダ２５から供給さ
れる選択信号５ＥＬＳＤ４はＨレベルになっている（第
３図（ｉ））。ここでタイミング発生信号２２からのＴ
ｅｃがＬレベルに立ドがり（第３図（ｂ））かつｒａｏ
がＨレベルに立上がると、レジスタブロック２０内のＰ
チャネルトランジスタ３７はオンし、Ｎチャネルトラン
ジスタ３９はオフする。ここで、バス配線１の電位はＬ
レベルなので、Ｐチャネルトランジスタ３８はオンして
おり、したがって電源３６からトランジスタ３７および
３８を介して電流が流れ、Ｎチャネルトランジスタ４０
がオンする。この結果、レジスタブロック２０４内のロ
ーカルバス配線３０は接地電位に接続され、ローカルバ
ス配線３０の電位はＬレベルに引き下げられる。この場
合、デコーダ２５からの他のレジスタブロック２０゜〜
２０３への選択信号５ＥＬＤＩ〜５ＥＬＤ３はＬレベル
のままなので、これらのレジスタブロックにおけるロー
カルバス配線はすべてＨレベルのままであり、ローカル
バス配線の放電は行なわれない。
ック２０．が選択されるので、デコーダ２５から供給さ
れる選択信号５ＥＬＳＤ４はＨレベルになっている（第
３図（ｉ））。ここでタイミング発生信号２２からのＴ
ｅｃがＬレベルに立ドがり（第３図（ｂ））かつｒａｏ
がＨレベルに立上がると、レジスタブロック２０内のＰ
チャネルトランジスタ３７はオンし、Ｎチャネルトラン
ジスタ３９はオフする。ここで、バス配線１の電位はＬ
レベルなので、Ｐチャネルトランジスタ３８はオンして
おり、したがって電源３６からトランジスタ３７および
３８を介して電流が流れ、Ｎチャネルトランジスタ４０
がオンする。この結果、レジスタブロック２０４内のロ
ーカルバス配線３０は接地電位に接続され、ローカルバ
ス配線３０の電位はＬレベルに引き下げられる。この場
合、デコーダ２５からの他のレジスタブロック２０゜〜
２０３への選択信号５ＥＬＤＩ〜５ＥＬＤ３はＬレベル
のままなので、これらのレジスタブロックにおけるロー
カルバス配線はすべてＨレベルのままであり、ローカル
バス配線の放電は行なわれない。
続いて、バスディスティネーションとしてレジスタブロ
ック２０４内のレジスタ３３ｄが選択されるので、デコ
ーダ２７からの選択信号５ＥＬＤｄはＨレベルになって
いる（第３図（ｊ））。したがって、レジスタ３３ｄの
ラッチ４４ｄは、タイミング発生回路２２からのタイミ
ング信号Ｔ。
ック２０４内のレジスタ３３ｄが選択されるので、デコ
ーダ２７からの選択信号５ＥＬＤｄはＨレベルになって
いる（第３図（ｊ））。したがって、レジスタ３３ｄの
ラッチ４４ｄは、タイミング発生回路２２からのタイミ
ング信号Ｔ。
に応して動作し、ローカルバス配線３０から反転データ
がラッチ４４ｄに取込まれる。
がラッチ４４ｄに取込まれる。
一方、転送されるべきデータがＬレベルの場合には、レ
ジスタブロック２０．内のマルチプレクサ４３の出力は
Ｌレベルとなり、Ｎチャネルトランジスタ４２はオンし
ない。したがって、バス配線１の電荷の放電は行なわれ
ず、その電位はＨレベルのままである。したがって、レ
ジスタブロック２０４のローカルバス配線３０の電位も
Ｈレベルのままであり、レジスタ３３ｄのラッチ４４ｄ
には、タイミング信号に応じてて、ローカルバス配線３
０から反転データが取込まれる。
ジスタブロック２０．内のマルチプレクサ４３の出力は
Ｌレベルとなり、Ｎチャネルトランジスタ４２はオンし
ない。したがって、バス配線１の電荷の放電は行なわれ
ず、その電位はＨレベルのままである。したがって、レ
ジスタブロック２０４のローカルバス配線３０の電位も
Ｈレベルのままであり、レジスタ３３ｄのラッチ４４ｄ
には、タイミング信号に応じてて、ローカルバス配線３
０から反転データが取込まれる。
ところで、以上のような実施例におけるマイクロ命令の
デコードについて以下に考える。
デコードについて以下に考える。
第１図の実施例においては、レジスタブロックは４個存
在し、各ブロックはそれぞれ４個のレジスタを含むので
、レジスタの総数は１６個である。
在し、各ブロックはそれぞれ４個のレジスタを含むので
、レジスタの総数は１６個である。
したがって、バスディスティネーションレジスタの選択
のためのマイクロ命令フィールド（以下、選択フィール
ド）およびバスソースレジスタ選択のための選択フィー
ルドとしては、それぞれ、４ビツトが必要となる。これ
らの選択フィールドを単純にデコードする場合には、４
ビツトのデコード回路が２個必要になり、またデコード
回路からの信号線の数は１６Ｘ２−３２本になる。
のためのマイクロ命令フィールド（以下、選択フィール
ド）およびバスソースレジスタ選択のための選択フィー
ルドとしては、それぞれ、４ビツトが必要となる。これ
らの選択フィールドを単純にデコードする場合には、４
ビツトのデコード回路が２個必要になり、またデコード
回路からの信号線の数は１６Ｘ２−３２本になる。
そこで、レジスタの個数を２のべき乗に制限した場合を
考える。たとえば、第１図の実施例の場合には、ブロッ
ク数が４個、各ブロック内のレジスタ数が４個なので、
４ビツトの選択フィールドの上位２ビツトをブロック選
択に、下位２ビツトをレジスタ選択に割当てればよい。
考える。たとえば、第１図の実施例の場合には、ブロッ
ク数が４個、各ブロック内のレジスタ数が４個なので、
４ビツトの選択フィールドの上位２ビツトをブロック選
択に、下位２ビツトをレジスタ選択に割当てればよい。
すなわち、レジスタブロックの選択信号５ＥＬＳ１〜５
ＥＬＳ４および５ＥＬＤＩ〜５ＥＬＤ４をデコードする
ためには、２ビツトのデコード回路が２個必要であり、
レジスタの選択信号５ＥＬＳ ａ −Ｓ Ｅ Ｌ Ｓ
ｄよびＳ Ｅ ＬＤ ａ−８Ｅ ＬＤ ｄをデコードす
るためにも２ビツトのデコード回路が２個必要となる。
ＥＬＳ４および５ＥＬＤＩ〜５ＥＬＤ４をデコードする
ためには、２ビツトのデコード回路が２個必要であり、
レジスタの選択信号５ＥＬＳ ａ −Ｓ Ｅ Ｌ Ｓ
ｄよびＳ Ｅ ＬＤ ａ−８Ｅ ＬＤ ｄをデコードす
るためにも２ビツトのデコード回路が２個必要となる。
この結果、信号線数は４×２−８本となり、上述のよう
に単純にデコードする場合よりもデコード回路を小型化
しかつ信号線数を減少させることができる。
に単純にデコードする場合よりもデコード回路を小型化
しかつ信号線数を減少させることができる。
［発明の効果］
以上のように、この発明によれば、階層的にバスを構成
し、下位のバスの放電を選択的に行なうようにしたので
、ディスティネーション以外の下位バスにおいては放電
が行なわれず、バスの放電時間の短縮が図られるととも
に消費電力の軽減が図られる。また、下位のバスに結合
されるレジスタの数を２のべき乗個に限定することによ
り、マイクロ命令のデコード回路を簡略化することがで
きる。
し、下位のバスの放電を選択的に行なうようにしたので
、ディスティネーション以外の下位バスにおいては放電
が行なわれず、バスの放電時間の短縮が図られるととも
に消費電力の軽減が図られる。また、下位のバスに結合
されるレジスタの数を２のべき乗個に限定することによ
り、マイクロ命令のデコード回路を簡略化することがで
きる。
第１図は、この発明の一実施例であるバス回路を示すブ
ロック図である。第２図は、第１図に示したレジスタブ
ロックの詳細を示す図である。第３図は、この発明の第
１の実施例の動作を説明するためのタイミングチャート
である。第４図は、従来のプリチャージ方式バス回路の
一例を示すブロック図である。第５図は、第４図に示し
たレジスタファイルの詳細を示す回路図である。第６図
は、第４図および第５図に示した従来のバス回路の動作
を説明するためのタイミングチャートである。 図において、１はバス配線、２．３１はプリチャージ用
トランジスタ、３，３２．３６は電源、１９は命令レジ
スタ、２０＋ 、２０２，２０３゜２０４はレジスタブ
ロック、２１はマイクロ命令、２２はタイミング発生回
路、２３，２４，２５゜２６はデコーダ、２７は選択信
号発生回路、３３ａ〜３３ｄはレジスタ、３４はローカ
ルバス配線バスドライバ、３５はバス配線バスドライバ
、４３はマルチプレクサを示す。 なお、各図中、同一符号は同一または相当部分を示す。
ロック図である。第２図は、第１図に示したレジスタブ
ロックの詳細を示す図である。第３図は、この発明の第
１の実施例の動作を説明するためのタイミングチャート
である。第４図は、従来のプリチャージ方式バス回路の
一例を示すブロック図である。第５図は、第４図に示し
たレジスタファイルの詳細を示す回路図である。第６図
は、第４図および第５図に示した従来のバス回路の動作
を説明するためのタイミングチャートである。 図において、１はバス配線、２．３１はプリチャージ用
トランジスタ、３，３２．３６は電源、１９は命令レジ
スタ、２０＋ 、２０２，２０３゜２０４はレジスタブ
ロック、２１はマイクロ命令、２２はタイミング発生回
路、２３，２４，２５゜２６はデコーダ、２７は選択信
号発生回路、３３ａ〜３３ｄはレジスタ、３４はローカ
ルバス配線バスドライバ、３５はバス配線バスドライバ
、４３はマルチプレクサを示す。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）半導体集積回路内においてデータを転送するため
のプリチャージ方式バス回路であって、上位のバスと、 前記上位のバスに並列に結合された複数の下位のバスと
、 前記上位のバスをプリチャージする第１のプリチャージ
手段と、 前記複数の下位のバスをプリチャージする第２のプリチ
ャージ手段と、 前記第１のプリチャージ手段によってプリチャージされ
た前記上位のバスの電位の変動を検出し、前記第２のプ
リチャージ手段によってプリチャージされた前記複数の
下位のバスのいずれかの電荷を選択的に放電する手段と
を備えた、バス回路。 - （２）半導体集積回路内においてデータを転送するため
のプリチャージ方式バス回路であって、上位のバスと、 前記上位のバスに並列に結合された複数の下位のバスと
、 前記下位のバスに結合された複数のレジスタと、前記上
位のバスをプリチャージする第１のプリチャージ手段と
、 前記複数の下位のバスをプリチャージする第２のプリチ
ャージ手段と、 前記第１のプリチャージ手段によってプリチャージされ
た前記上位のバスの電位の変動を検出し、前記第２のプ
リチャージ手段によってプリチャージされた前記複数の
下位のバスのいずれかの電荷を選択的に放電する手段と
を備え、 前記レジスタの総数は２のべき乗である、バス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213532A JPH0377129A (ja) | 1989-08-18 | 1989-08-18 | プリチャージ方式バス回路 |
| US07/567,355 US5093588A (en) | 1989-08-18 | 1990-08-14 | Bus circuit of precharge type for semiconductor integrated circuit |
| US07/800,300 US5239661A (en) | 1989-08-18 | 1991-11-29 | Hierarchical bus circuit having decoder generating local buses and devices select signals enabling switching elements to perform data transfer operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213532A JPH0377129A (ja) | 1989-08-18 | 1989-08-18 | プリチャージ方式バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377129A true JPH0377129A (ja) | 1991-04-02 |
Family
ID=16640749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213532A Pending JPH0377129A (ja) | 1989-08-18 | 1989-08-18 | プリチャージ方式バス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5093588A (ja) |
| JP (1) | JPH0377129A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH047618A (ja) * | 1990-04-24 | 1992-01-13 | Mitsubishi Electric Corp | 信号伝送回路 |
| EP0607670B1 (en) * | 1993-01-21 | 1999-07-14 | Advanced Micro Devices, Inc. | Data latching |
| US5633605A (en) * | 1995-05-24 | 1997-05-27 | International Business Machines Corporation | Dynamic bus with singular central precharge |
| US6087855A (en) * | 1998-06-15 | 2000-07-11 | International Business Machines Corporation | High performance dynamic multiplexers without clocked NFET |
| US7222202B2 (en) * | 2004-02-17 | 2007-05-22 | Broadcom Corporation | Method for monitoring a set of semaphore registers using a limited-width test bus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165352A (ja) * | 1984-09-06 | 1986-04-03 | Oki Electric Ind Co Ltd | Ｃｍｏｓ集積回路 |
| JPH01137316A (ja) * | 1987-11-25 | 1989-05-30 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583191A (en) * | 1983-08-04 | 1986-04-15 | Sperry Corporation | Scan converter |
| JPS6134619A (ja) * | 1984-07-26 | 1986-02-18 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ回路 |
| US4700086A (en) * | 1985-04-23 | 1987-10-13 | International Business Machines Corporation | Consistent precharge circuit for cascode voltage switch logic |
| US4852061A (en) * | 1987-04-30 | 1989-07-25 | International Business Machines Corporation | High density, high performance register file having improved clocking means |
| US4918329B1 (en) * | 1988-07-25 | 1993-06-01 | Data transmission system | |
| JP2521522B2 (ja) * | 1988-09-09 | 1996-08-07 | 三菱電機株式会社 | 信号伝送回路 |
| US5008569A (en) * | 1989-09-11 | 1991-04-16 | Northern Telecom Limited | High-speed dynamic CMOS circuit and precharge generator |
-
1989
- 1989-08-18 JP JP1213532A patent/JPH0377129A/ja active Pending
-
1990
- 1990-08-14 US US07/567,355 patent/US5093588A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165352A (ja) * | 1984-09-06 | 1986-04-03 | Oki Electric Ind Co Ltd | Ｃｍｏｓ集積回路 |
| JPH01137316A (ja) * | 1987-11-25 | 1989-05-30 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5093588A (en) | 1992-03-03 |
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