JPH058520B2 - - Google Patents
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- JPH058520B2 JPH058520B2 JP60000319A JP31985A JPH058520B2 JP H058520 B2 JPH058520 B2 JP H058520B2 JP 60000319 A JP60000319 A JP 60000319A JP 31985 A JP31985 A JP 31985A JP H058520 B2 JPH058520 B2 JP H058520B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- type transistor
- node
- output node
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
技術分野
本発明の技術分野は、CMOS集積回路であり、
特に、欠陥のある回路を取り換えるために、冗長
回路を使用可能とする機能を有するCMOS集積
回路である。 背景技術 集積回路技術においては、欠陥のある回路を取
り換えるために任意選択の冗長回路を使用するこ
とはよく知られている。欠陥のある回路を使用禁
止し、代わりの回路を使用可能とするための従来
技術の方法の一つの欠点は、従来技術の「使用可
能／使用禁止とする回路」はすべてオンおよび
（または）オフ状態で電力を消費することである。
消費電力の節約はCMOSを用いる主な理由の一
つであるから、どんなDC電力の消費も、可能な
限り避けなければならない。 冗長または修復用回路に切り換えたり、セミカ
スタム回路においていろいろな任意選択回路の中
から選び出すために、電気的な手段またはレーザ
ーを用いることは、当該技術において知られてい
る。上述の方法は、欠陥のある回路を救うという
基本的な利益を得るため、ないしは、１組のマス
クとその他のセツトアツプのコストをもつてして
１つまたはそれ以上の代りの構成を用意するため
に行われる。従来技術において知られている全て
の案は、切り換え動作の前か後で直流電力の消費
を要していた。この特性は常に望ましくなく、低
消費電力で用いるためのCMOS回路では特に望
ましくない。 発明の開示 本発明は、オンおよびオフの両状態で電力を消
費しない「使用可能／使用禁止とする回路」に関
する。第一の状態では、回路は、一対のノードを
論理“１”および論理“０”にそれぞれ保持し、
他の回路によつて解釈されるであろう電圧レベル
の対を提供する。第二の状態では、前記一対のノ
ードの電圧は、反対の値を取る。 本発明の１つの特徴は、使用可能とするプロセ
スがレーザーまたは電気信号によつて行われるこ
とである。 実施例 第１図の回路は、トランジスタに直列に接続さ
れた２組のヒユーズを含んでいる。左側におい
て、Ｐチヤネル・トランジスタ２２がVccと出力
ノード１６との間に接続されており、一般のポリ
シリコン・ヒユーズであるヒユーズ１２がノード
１６とグランドとの間に接続されている。右側に
おいて、ヒユーズ１０がVccと出力ノード１５と
の間に直列に接続されており、Ｎチヤネル・トラ
ンジスタ２０がノード１５とグランドとの間に接
続されている。トランジスタ２０のゲートはノー
ド１６に接続されており、トランジスタ２２のゲ
ートはノード１５に接続されている。
“REPAIR”と呼ばれるノード１６と
“”と呼ばれるノード１５の出力状態は
第１表に示される。
特に、欠陥のある回路を取り換えるために、冗長
回路を使用可能とする機能を有するCMOS集積
回路である。 背景技術 集積回路技術においては、欠陥のある回路を取
り換えるために任意選択の冗長回路を使用するこ
とはよく知られている。欠陥のある回路を使用禁
止し、代わりの回路を使用可能とするための従来
技術の方法の一つの欠点は、従来技術の「使用可
能／使用禁止とする回路」はすべてオンおよび
（または）オフ状態で電力を消費することである。
消費電力の節約はCMOSを用いる主な理由の一
つであるから、どんなDC電力の消費も、可能な
限り避けなければならない。 冗長または修復用回路に切り換えたり、セミカ
スタム回路においていろいろな任意選択回路の中
から選び出すために、電気的な手段またはレーザ
ーを用いることは、当該技術において知られてい
る。上述の方法は、欠陥のある回路を救うという
基本的な利益を得るため、ないしは、１組のマス
クとその他のセツトアツプのコストをもつてして
１つまたはそれ以上の代りの構成を用意するため
に行われる。従来技術において知られている全て
の案は、切り換え動作の前か後で直流電力の消費
を要していた。この特性は常に望ましくなく、低
消費電力で用いるためのCMOS回路では特に望
ましくない。 発明の開示 本発明は、オンおよびオフの両状態で電力を消
費しない「使用可能／使用禁止とする回路」に関
する。第一の状態では、回路は、一対のノードを
論理“１”および論理“０”にそれぞれ保持し、
他の回路によつて解釈されるであろう電圧レベル
の対を提供する。第二の状態では、前記一対のノ
ードの電圧は、反対の値を取る。 本発明の１つの特徴は、使用可能とするプロセ
スがレーザーまたは電気信号によつて行われるこ
とである。 実施例 第１図の回路は、トランジスタに直列に接続さ
れた２組のヒユーズを含んでいる。左側におい
て、Ｐチヤネル・トランジスタ２２がVccと出力
ノード１６との間に接続されており、一般のポリ
シリコン・ヒユーズであるヒユーズ１２がノード
１６とグランドとの間に接続されている。右側に
おいて、ヒユーズ１０がVccと出力ノード１５と
の間に直列に接続されており、Ｎチヤネル・トラ
ンジスタ２０がノード１５とグランドとの間に接
続されている。トランジスタ２０のゲートはノー
ド１６に接続されており、トランジスタ２２のゲ
ートはノード１５に接続されている。
“REPAIR”と呼ばれるノード１６と
“”と呼ばれるノード１５の出力状態は
第１表に示される。
【表】
通常通り、これらの状態は相補的であり、回路
が働いていないときには反対の論理値をとる。ノ
ード１６の出力に伴う浮遊容量はキヤパシタ１３
で示され、ノード１５の浮遊容量はキヤパシタ１
１で示される。本回路が非能働と考えられる正常
状態では、“REPAIR”ラインは論理“０”であ
り、逆の“”ラインは電源電圧となつ
ている。この場合、トランジスタ２２はそのゲー
トが電源電圧となつてオフになつている。トラン
ジスタ２０はそのゲートが０〔Ｖ〕となつてやは
りオフになつている。それ故、直流電力は消費さ
れない。 逆の状態では、レーザーあるいは大電流の電気
信号を用いてヒユーズ１０および１２の両方が破
壊され、それ故、前記電気的な接続は破壊され
る。 ここで用いる「ヒユーズ」という言葉は、通常
は電流を導通させるが、過大電流やレーザビーム
等のような刺激に応じて回路を開くように変化す
るデバイスを意味している。大電流によるヒユー
ズの破壊はよく知られており、また電気の代わり
にレーザー光線によつて破壊されるデバイスを含
めて「ヒユーズ」という言葉を用いることも当該
技術において知られている。前記ヒユーズ材料は
通常のものであり、本発明の一部をなすものでは
ない。 前記ヒユーズが飛ばされた後、回路がオンされ
たとき、ノード１５はトランジスタ２０を通して
グランドに接続されたままでいる。電源電圧が上
昇したとき、トランジスタ２２はオンしてノード
１６およびトランジスタ２０のゲートを電源電圧
にする。したがつてトランジスタ２０はオンし
て、ノード１５を０〔Ｖ〕に維持するグランドへ
の低インピーダンスの経路を提供する。両トラン
ジスタ２０およびトランジスタ２２は、このよう
にオンされ、直流電流を消費しない安定した状態
にラツチされる。ノード１５および１６の電圧は
回路中の他のトランジスタのゲートをオンまたは
オフして、「使用可能とする」または「使用禁止
とする」機能を果たすことが出来る。 第２図は、第１図の回路１００の非常に単純化
した形の応用例を示す。このような単純化は、応
用の原理を最も明瞭に示すためになされている。
バス１０２に接続された入力ライン１０１は、通
常は回路１１０で処理されることを予定される信
号を運び、回路１１０の出力はライン１０３を通
して出力バス１０４に渡される。バス１０２およ
び１０４は単線であつても任意数の線であつても
よく、入力ライン１０１と出力ライン１０３は両
バスに交わるために、両バスに対応する本数の線
を持つであろう。バス１０２からの入力信号は、
通常のＮおよびＰチヤネル・トランジスタの
CMOS対であるパス・トランジスタ２５および
２６を通る。トランジスタ２５および２６は、出
力ノード１６をＰチヤネル・トランジスタ２６の
ゲートに接続されるとともにノード１５をＮチヤ
ネル・トランジスタ２５のゲートに接続された回
路１００によつて制御される。通常動作では、ト
ランジスタ２５および２６の両方がオンし、前記
信号が妨げられずに通過する。 説明のために、回路１１０は欠陥が有り、回路
１１０′で置き換えられるものとする。この場合、
本発明の一部をなすものではない通常のレーザー
装置で回路１００のヒユーズ１０および１２、並
びに回路１００′の対応するヒユーズ１０′および
１２′を破壊する。回路１００と１００′の両方が
通常の状態から反対の状態に切り換わり、それ
故、トランジスタ２５および２６は使用禁止とな
り、トランジスタ２５′および２６′が使用可能に
なる。 本発明を特定の具体例に応用する場合には、ト
ランジスタ２０および２２を、オン状態のそれら
の抵抗値が、対となるヒユーズの抵抗値より大き
くなるように定めるように注意を払う必要があ
る。また、電源が投入されたときに回路を正しい
状態に保つために、ノード１５，１６の浮遊容量
であるキヤパシタ１１および１３の大きさが、電
源の立ち上がりの期間の過渡現象（或いは他の過
渡現象）を抑圧するのに充分な大きいことも重要
である。信頼性のために、充分なキヤパシタを備
えるべく、他のキヤパシタを回路に追加してもよ
い。 次に、第３図を参照すると、ヒユーズ１０およ
び１２を電気的に飛ばす他の実施例が示されてい
る。この回路は第１図の回路を変形したものであ
つて、１組の相補信号PGMおよびで制御さ
れるＰ形トランジスタ３２およびＮ形トランジス
タ３０の２つの大電流トランジスタが追加されて
いる。トランジスタ３２は勿論通常オフであつ
て、オンすると、Vccからヒユーズ１２を通つて
グランドに達する低インピーダンスの経路を形成
する。トランジスタ３２の大電流容量は、ヒユー
ズ１２を飛ばすのに必要な電流よりずつと大きく
してある。Ｎ形トランジスタ３０は、ヒユーズ１
０を通つてグランドに通ずる経路を開くことによ
り、同様にしてヒユーズ１０を飛ばす。ヒユーズ
の溶断電流は、電源のどの２つの端子の間のもの
であつてもよく、必ずしも電源とグランドとの間
を流れるものである必要はない。 オン状態におけるトランジスタのインピーダン
スの典型的な値は10Ωより小さく、前記ヒユーズ
のインピーダンスの典型的な値は約100Ωである。 PGMおよび信号は、事情に応じて使用可
能または使用禁止にすべき回路に対するアドレス
に対応して通常のアドレス復合回路によりオンチ
ツプで発生される。メモリーへの簡単な実施は、
アドレスピンに直接接続されており、かつ専用ピ
ン上の信号またはある予約された領域内のアドレ
スによつて使用可能とされる復合回路を備えるこ
とによつてなされる。信号の使用可能（イネーブ
ル）期間中にピンに与えられるアドレスは、当該
回路の状態を使用可能から使用禁止に、またはそ
の逆に切り換えられるべき回路１００を指示す
る。本発明の他の実施は、各回路１００に対して
チツプのボデー内にPGMおよびパツドを設
け、プローブテストのシーケンスの間に、欠陥の
ある回路を使用禁止とし、さらに代りの回路を使
用可能とするべく、該当するパツド上にプローブ
が置かれるようにして、パツドに直接電圧を印加
することによつてなされる。 本発明は勿論これら２つの応用例に限られるこ
とはなく、当業者は、持続する選択されたDC信
号が必要とされるときにはいつでもでもデータを
貯えるというような他の目的にも本発明をすぐに
応用できるであろう。
が働いていないときには反対の論理値をとる。ノ
ード１６の出力に伴う浮遊容量はキヤパシタ１３
で示され、ノード１５の浮遊容量はキヤパシタ１
１で示される。本回路が非能働と考えられる正常
状態では、“REPAIR”ラインは論理“０”であ
り、逆の“”ラインは電源電圧となつ
ている。この場合、トランジスタ２２はそのゲー
トが電源電圧となつてオフになつている。トラン
ジスタ２０はそのゲートが０〔Ｖ〕となつてやは
りオフになつている。それ故、直流電力は消費さ
れない。 逆の状態では、レーザーあるいは大電流の電気
信号を用いてヒユーズ１０および１２の両方が破
壊され、それ故、前記電気的な接続は破壊され
る。 ここで用いる「ヒユーズ」という言葉は、通常
は電流を導通させるが、過大電流やレーザビーム
等のような刺激に応じて回路を開くように変化す
るデバイスを意味している。大電流によるヒユー
ズの破壊はよく知られており、また電気の代わり
にレーザー光線によつて破壊されるデバイスを含
めて「ヒユーズ」という言葉を用いることも当該
技術において知られている。前記ヒユーズ材料は
通常のものであり、本発明の一部をなすものでは
ない。 前記ヒユーズが飛ばされた後、回路がオンされ
たとき、ノード１５はトランジスタ２０を通して
グランドに接続されたままでいる。電源電圧が上
昇したとき、トランジスタ２２はオンしてノード
１６およびトランジスタ２０のゲートを電源電圧
にする。したがつてトランジスタ２０はオンし
て、ノード１５を０〔Ｖ〕に維持するグランドへ
の低インピーダンスの経路を提供する。両トラン
ジスタ２０およびトランジスタ２２は、このよう
にオンされ、直流電流を消費しない安定した状態
にラツチされる。ノード１５および１６の電圧は
回路中の他のトランジスタのゲートをオンまたは
オフして、「使用可能とする」または「使用禁止
とする」機能を果たすことが出来る。 第２図は、第１図の回路１００の非常に単純化
した形の応用例を示す。このような単純化は、応
用の原理を最も明瞭に示すためになされている。
バス１０２に接続された入力ライン１０１は、通
常は回路１１０で処理されることを予定される信
号を運び、回路１１０の出力はライン１０３を通
して出力バス１０４に渡される。バス１０２およ
び１０４は単線であつても任意数の線であつても
よく、入力ライン１０１と出力ライン１０３は両
バスに交わるために、両バスに対応する本数の線
を持つであろう。バス１０２からの入力信号は、
通常のＮおよびＰチヤネル・トランジスタの
CMOS対であるパス・トランジスタ２５および
２６を通る。トランジスタ２５および２６は、出
力ノード１６をＰチヤネル・トランジスタ２６の
ゲートに接続されるとともにノード１５をＮチヤ
ネル・トランジスタ２５のゲートに接続された回
路１００によつて制御される。通常動作では、ト
ランジスタ２５および２６の両方がオンし、前記
信号が妨げられずに通過する。 説明のために、回路１１０は欠陥が有り、回路
１１０′で置き換えられるものとする。この場合、
本発明の一部をなすものではない通常のレーザー
装置で回路１００のヒユーズ１０および１２、並
びに回路１００′の対応するヒユーズ１０′および
１２′を破壊する。回路１００と１００′の両方が
通常の状態から反対の状態に切り換わり、それ
故、トランジスタ２５および２６は使用禁止とな
り、トランジスタ２５′および２６′が使用可能に
なる。 本発明を特定の具体例に応用する場合には、ト
ランジスタ２０および２２を、オン状態のそれら
の抵抗値が、対となるヒユーズの抵抗値より大き
くなるように定めるように注意を払う必要があ
る。また、電源が投入されたときに回路を正しい
状態に保つために、ノード１５，１６の浮遊容量
であるキヤパシタ１１および１３の大きさが、電
源の立ち上がりの期間の過渡現象（或いは他の過
渡現象）を抑圧するのに充分な大きいことも重要
である。信頼性のために、充分なキヤパシタを備
えるべく、他のキヤパシタを回路に追加してもよ
い。 次に、第３図を参照すると、ヒユーズ１０およ
び１２を電気的に飛ばす他の実施例が示されてい
る。この回路は第１図の回路を変形したものであ
つて、１組の相補信号PGMおよびで制御さ
れるＰ形トランジスタ３２およびＮ形トランジス
タ３０の２つの大電流トランジスタが追加されて
いる。トランジスタ３２は勿論通常オフであつ
て、オンすると、Vccからヒユーズ１２を通つて
グランドに達する低インピーダンスの経路を形成
する。トランジスタ３２の大電流容量は、ヒユー
ズ１２を飛ばすのに必要な電流よりずつと大きく
してある。Ｎ形トランジスタ３０は、ヒユーズ１
０を通つてグランドに通ずる経路を開くことによ
り、同様にしてヒユーズ１０を飛ばす。ヒユーズ
の溶断電流は、電源のどの２つの端子の間のもの
であつてもよく、必ずしも電源とグランドとの間
を流れるものである必要はない。 オン状態におけるトランジスタのインピーダン
スの典型的な値は10Ωより小さく、前記ヒユーズ
のインピーダンスの典型的な値は約100Ωである。 PGMおよび信号は、事情に応じて使用可
能または使用禁止にすべき回路に対するアドレス
に対応して通常のアドレス復合回路によりオンチ
ツプで発生される。メモリーへの簡単な実施は、
アドレスピンに直接接続されており、かつ専用ピ
ン上の信号またはある予約された領域内のアドレ
スによつて使用可能とされる復合回路を備えるこ
とによつてなされる。信号の使用可能（イネーブ
ル）期間中にピンに与えられるアドレスは、当該
回路の状態を使用可能から使用禁止に、またはそ
の逆に切り換えられるべき回路１００を指示す
る。本発明の他の実施は、各回路１００に対して
チツプのボデー内にPGMおよびパツドを設
け、プローブテストのシーケンスの間に、欠陥の
ある回路を使用禁止とし、さらに代りの回路を使
用可能とするべく、該当するパツド上にプローブ
が置かれるようにして、パツドに直接電圧を印加
することによつてなされる。 本発明は勿論これら２つの応用例に限られるこ
とはなく、当業者は、持続する選択されたDC信
号が必要とされるときにはいつでもでもデータを
貯えるというような他の目的にも本発明をすぐに
応用できるであろう。
第１図は本発明の概略図を示す。第２図はより
大きな回路における本発明の応用例を示す、第３
図は本発明の他の実施例を示す。 １０，１２……ヒユーズ、１５，１６……出力
ノード、２０……Ｎ形トランジスタ、２２……Ｐ
形トランジスタ、３０……Ｎ形トランジスタ、３
２……Ｐ形トランジスタ、１００，１００′……
切り換え回路。
大きな回路における本発明の応用例を示す、第３
図は本発明の他の実施例を示す。 １０，１２……ヒユーズ、１５，１６……出力
ノード、２０……Ｎ形トランジスタ、２２……Ｐ
形トランジスタ、３０……Ｎ形トランジスタ、３
２……Ｐ形トランジスタ、１００，１００′……
切り換え回路。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１つの出力ノードを第一の電圧レ
ベルから第二の電圧レベルに切り換える回路を有
するCMOS半導体集積回路であつて、前記切り
換えを行う回路は、 電源電圧ノードと第一の出力ノードとの間に接
続された第一のＰ形トランジスタと、前記第一の
出力ノードとグランドとの間に接続された第一の
ヒユーズと、 グランドと第二の出力ノードとの間に接続され
た第一のＮ形トランジスタと、前記第二の出力ノ
ードと前記電源電圧ノードとの間に接続された第
二のヒユーズとを具備してなり、 前記第一のＰ形トランジスタは前記第二の出力
ノードに接続された第一のゲートを有しており、
それによつて、前記第二のヒユーズが導通してい
るときにのみ前記電源電圧へ抵抗経路が形成さ
れ、前記第一のＮ形トランジスタは前記第一の出
力ノードに接続された第一のゲートを有してお
り、それによつて、前記第一のヒユーズが導通し
ているときにのみグランドへ抵抗経路が形成され
るCMOS半導体集積回路。 ２ 電圧差を有する第一および第二の端子間に設
けられた前記第一および第二のヒユーズを通して
低インピーダンスの経路を形成することにより前
記第一および第二のヒユーズを電気的に破壊する
手段を含む特許請求の範囲第１項記載のCMOS
半導体集積回路。 ３ 第二のＰ形トランジスタが前記電源電圧ノー
ドと前記第一の出力ノードとの間に前記第一のＰ
形トランジスタと並列に接続され、前記第二のＰ
形トランジスタは、前記第一のヒユーズを通して
前記電源電圧ノードとグランドとの間に低インピ
ーダンスの経路を形成することにより前記第一の
ヒユーズを飛ばすべく、あらかじめ決められた第
一の信号によつて制御されるゲートを有し、 第二のＮ形トランジスタが前記第二の出力ノー
ドとグランドとの間に前記第一のＮ形トランジス
タと並列に接続され、前記第二のＮ形トランジス
タは、前記第二のヒユーズを通して前記電源電圧
ノードとグランドとの間に低インピーダンスの経
路を形成することにより前記第二のヒユーズを飛
ばすべく、あらかじめ決められた第二の信号によ
つて制御されるゲートを有する特許請求の範囲第
２項記載のCMOS半導体集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/568,960 US4613959A (en) | 1984-01-06 | 1984-01-06 | Zero power CMOS redundancy circuit |
| US568960 | 1984-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170100A JPS60170100A (ja) | 1985-09-03 |
| JPH058520B2 true JPH058520B2 (ja) | 1993-02-02 |
Family
ID=24273480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60000319A Granted JPS60170100A (ja) | 1984-01-06 | 1985-01-05 | Ｃｍｏｓ半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4613959A (ja) |
| EP (1) | EP0148722B1 (ja) |
| JP (1) | JPS60170100A (ja) |
| DE (2) | DE148722T1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837520A (en) * | 1985-03-29 | 1989-06-06 | Honeywell Inc. | Fuse status detection circuit |
| JPH0620100B2 (ja) * | 1985-11-14 | 1994-03-16 | 日本電気株式会社 | 半導体集積回路の調整方法 |
| US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
| JPS62250600A (ja) * | 1986-04-22 | 1987-10-31 | Sharp Corp | 半導体集積回路装置 |
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
| JPS63100818A (ja) * | 1986-10-17 | 1988-05-02 | Nec Corp | 半導体装置 |
| US4716302A (en) * | 1986-12-22 | 1987-12-29 | Motorola, Inc. | Identity circuit for an integrated circuit using a fuse and transistor enabled by a power-on reset signal |
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