JPH058603B2 - - Google Patents
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- Publication number
- JPH058603B2 JPH058603B2 JP59085413A JP8541384A JPH058603B2 JP H058603 B2 JPH058603 B2 JP H058603B2 JP 59085413 A JP59085413 A JP 59085413A JP 8541384 A JP8541384 A JP 8541384A JP H058603 B2 JPH058603 B2 JP H058603B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- transistors
- current
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/02—Manually-operated control
- H03G3/04—Manually-operated control in untuned amplifiers
- H03G3/10—Manually-operated control in untuned amplifiers having semiconductor devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２対の差動増幅回路に印加する制御
電圧によつて出力端子における直流レベルが変化
しない利得制御回路を提供するものである。
電圧によつて出力端子における直流レベルが変化
しない利得制御回路を提供するものである。
従来例の構成とその問題点
第１図は、従来のゲイン制御回路を示す図であ
る。同図のトランジスタQ1，Q2で構成される差
動増幅回路において、RB1，RB2はベースバイア
ス用抵抗、１および２はバイアス用定電圧源、３
は定電流源である。トランジスタQ1，Q2の電流
増幅率hFEをhFE≫１として、定電流源３の電流値
をIOとすると、トランジスタQ1のコレクタに現わ
れる出力電流ICQ1は定電流源３の電流値の１／２の 定電流と、入力端子４に印加される交流信号VIN
による電流の変化分（以下“ΔIO”と記す）の和
の電流となり、次のように表わされる。
る。同図のトランジスタQ1，Q2で構成される差
動増幅回路において、RB1，RB2はベースバイア
ス用抵抗、１および２はバイアス用定電圧源、３
は定電流源である。トランジスタQ1，Q2の電流
増幅率hFEをhFE≫１として、定電流源３の電流値
をIOとすると、トランジスタQ1のコレクタに現わ
れる出力電流ICQ1は定電流源３の電流値の１／２の 定電流と、入力端子４に印加される交流信号VIN
による電流の変化分（以下“ΔIO”と記す）の和
の電流となり、次のように表わされる。
ICQ1＝１／２IO＋ΔIO
また、トランジスタQ2のコレクタに現われる
出力電流ICQ2は、逆に差となり、次のようにな
る。
出力電流ICQ2は、逆に差となり、次のようにな
る。
ICQ2＝１／２IO−ΔIO
トランジスタQ3，Q4で構成される差動増幅回
路において、５は制御信号入力端子、RL1は負荷
抵抗である。制御基準バイアス定電圧源２の電圧
をV2、制御信号入力端子５の印加電圧をVCONTと
するとトランジスタQ3のコレクタに現われる出
力電流ICQ3は、トランジスタQ3，Q4のhFEはhFE≫
１とすると、 ICQ3＝ICQ1／１＋expｑ／KT（VCONT−V2） ＝１／２IO＋ΔIO／１＋expｑ／KT（VCONT−V2）…
…(1) となり、また、トランジスタQ4のコレクタに現
われる出力電流ICQ4は、 となる。トランジスタQ5，Q6で構成される差動
増幅回路において、前記の説明と同様にトランジ
スタQ6のコレクタに現われる出力電流ICQ6は、ト
ランジスタQ5，Q6のhFEはhFE≫１とすると、 ICQ6＝１／２IO−ΔIO／１＋expｑ／KT（VCONT−V2）
……(3) となり、また、トランジスタQ5のコレクタに現
われる出力電流ICQ5は、 となる。
路において、５は制御信号入力端子、RL1は負荷
抵抗である。制御基準バイアス定電圧源２の電圧
をV2、制御信号入力端子５の印加電圧をVCONTと
するとトランジスタQ3のコレクタに現われる出
力電流ICQ3は、トランジスタQ3，Q4のhFEはhFE≫
１とすると、 ICQ3＝ICQ1／１＋expｑ／KT（VCONT−V2） ＝１／２IO＋ΔIO／１＋expｑ／KT（VCONT−V2）…
…(1) となり、また、トランジスタQ4のコレクタに現
われる出力電流ICQ4は、 となる。トランジスタQ5，Q6で構成される差動
増幅回路において、前記の説明と同様にトランジ
スタQ6のコレクタに現われる出力電流ICQ6は、ト
ランジスタQ5，Q6のhFEはhFE≫１とすると、 ICQ6＝１／２IO−ΔIO／１＋expｑ／KT（VCONT−V2）
……(3) となり、また、トランジスタQ5のコレクタに現
われる出力電流ICQ5は、 となる。
したがつて、出力端子６に現われる出力電圧
VO1は、 VO1＝VCC−ICQ3・RL1 ＝VCC−１／２IO・RL1／１＋expｑ／KT（VCONT−V2
） −ΔIO・RL1／１＋expｑ／KT（VCONT−V2）……(5) であり、また、出力端子７に現われる出力電圧を
VO2は、 VO2＝VCC−１／２IO・RL2／１＋expｑ／KT（VCONT−V
2） ＋ΔIO・RL2／１＋expｑ／KT（VCONT−V2）……(6) となる。(5)式及び(6)式の第３項は、制御信号入力
端子５に印加されるVCONTによつて交流信号成分
が変化を受けることを示し、同じく、第２項は、
VCONTによつて直流レベルが変化を受けることを
示している。特に次段回路への直接結合が要求さ
れる半導体集積回路においては、利得制御回路の
直流レベルが変化することにより次段の動作レベ
ルが変化するという不都合が生じる。
VO1は、 VO1＝VCC−ICQ3・RL1 ＝VCC−１／２IO・RL1／１＋expｑ／KT（VCONT−V2
） −ΔIO・RL1／１＋expｑ／KT（VCONT−V2）……(5) であり、また、出力端子７に現われる出力電圧を
VO2は、 VO2＝VCC−１／２IO・RL2／１＋expｑ／KT（VCONT−V
2） ＋ΔIO・RL2／１＋expｑ／KT（VCONT−V2）……(6) となる。(5)式及び(6)式の第３項は、制御信号入力
端子５に印加されるVCONTによつて交流信号成分
が変化を受けることを示し、同じく、第２項は、
VCONTによつて直流レベルが変化を受けることを
示している。特に次段回路への直接結合が要求さ
れる半導体集積回路においては、利得制御回路の
直流レベルが変化することにより次段の動作レベ
ルが変化するという不都合が生じる。
発明の目的
そこで本発明は出力端子の直流レベルを変化さ
せずに利得を制御し、集積回路化を容易にし得る
極めて良好な利得制御回路を提供することを目的
としている。
せずに利得を制御し、集積回路化を容易にし得る
極めて良好な利得制御回路を提供することを目的
としている。
発明の構成
本発明は、要約するに、第１、第２のトランジ
スタQ1，Q2からなる第１の差動対トランジスタ
と、前記第１のトランジスタQ1のコレクタに各
エミツタが共通接続された第３、第４のトランジ
スタQ3，Q4からなる第２の差動対トランジスタ
と、前記第２のトランジスタQ2のコレクタに各
エミツタが共通接続された第５、第６のトランジ
スタQ5，Q6からなる第３の差動対トランジスタ
と、前記第３、第６のトランジスタQ3，Q6のベ
ース共通接続点と前記第４、第５のトランジスタ
Q4，Q5のベース共通接続点との間に制御電圧を
与える電圧源（VCONT−V2）と、前記第３、第６
のトランジスタQ3，Q6の各コレクタと電源端子
８との間に各々接続された負荷回路RL1，RL2と、
前記第４、第５のトランジスタQ4，Q5のコレク
タ共通接続点にエミツタが共通接続され、ベース
が共通接続された第７，第８のトランジスタQ7，
Q8からなる電流ミラー回路と、前記第３または
第６のトランジスタのコレクタの何れかに接続さ
れた出力端子６，７を備え、前記電流ミラー回路
の入力端（トランジスタQ8のコレクタ）が前記
第６のトランジスタQ6のコレクタに接続され、
前記電流ミラー回路の出力端（トランジスタQ7
のコレクタ）が前記第３のトランジスタQ3のコ
レクタに接続されたことを特徴とする利得制御回
路であり、この構成により、利得制御された出力
信号が２箇所から出力可能であつて、出力端子の
直流電圧を変化させずに交流振幅が制御できる。
スタQ1，Q2からなる第１の差動対トランジスタ
と、前記第１のトランジスタQ1のコレクタに各
エミツタが共通接続された第３、第４のトランジ
スタQ3，Q4からなる第２の差動対トランジスタ
と、前記第２のトランジスタQ2のコレクタに各
エミツタが共通接続された第５、第６のトランジ
スタQ5，Q6からなる第３の差動対トランジスタ
と、前記第３、第６のトランジスタQ3，Q6のベ
ース共通接続点と前記第４、第５のトランジスタ
Q4，Q5のベース共通接続点との間に制御電圧を
与える電圧源（VCONT−V2）と、前記第３、第６
のトランジスタQ3，Q6の各コレクタと電源端子
８との間に各々接続された負荷回路RL1，RL2と、
前記第４、第５のトランジスタQ4，Q5のコレク
タ共通接続点にエミツタが共通接続され、ベース
が共通接続された第７，第８のトランジスタQ7，
Q8からなる電流ミラー回路と、前記第３または
第６のトランジスタのコレクタの何れかに接続さ
れた出力端子６，７を備え、前記電流ミラー回路
の入力端（トランジスタQ8のコレクタ）が前記
第６のトランジスタQ6のコレクタに接続され、
前記電流ミラー回路の出力端（トランジスタQ7
のコレクタ）が前記第３のトランジスタQ3のコ
レクタに接続されたことを特徴とする利得制御回
路であり、この構成により、利得制御された出力
信号が２箇所から出力可能であつて、出力端子の
直流電圧を変化させずに交流振幅が制御できる。
実施例の説明
以下、図面を参照して本発明を実施例回路によ
り詳細に説明する。第２図は、本発明にかかる一
実施例の回路であり、トランジスタQ4とトラン
ジスタQ5のコレクタ電流の合成電流をトランジ
スタQ7，Q8，Q9で構成される電流ミラー対回路
で２等分し、負荷抵抗RL1及びRL2に流して信号
制御電圧による出力端子６，７の直流レベルの変
化を無くするものである。
り詳細に説明する。第２図は、本発明にかかる一
実施例の回路であり、トランジスタQ4とトラン
ジスタQ5のコレクタ電流の合成電流をトランジ
スタQ7，Q8，Q9で構成される電流ミラー対回路
で２等分し、負荷抵抗RL1及びRL2に流して信号
制御電圧による出力端子６，７の直流レベルの変
化を無くするものである。
第３図に、電流ミラー対回路を示す。トランジ
スタQ7とトランジスタQ8の特性は全く等しく、
両トランジスタの電流増幅率をhFEaとする。ま
た、トランジスタQ9の電流増幅率をhFEbとする。
トランジスタQ7のコレクタ電流をIOQ7とすると、
ベース電流は、ICQ7／hFEaとなり、エミツタ電流
は（１＋hFEa）・ICQ7／hFEaとなる。また、トラン
ジスタQ8のベース電流はICQ7／hFEaとなり、エミ
ツタ電流は（Ｉ＋hFEa）・ICQ7／hFEaとなり、コレ
クタ電流はICQ7である。さらに、トランジスタQ9
のベース電流は2ICQ7／｛hFEa（１＋hFEb）｝となる。
したがつて、ITはトランジスタQ8のコレクタ電流
とトランジスタQ9のベース電流の和となり、ト
ランジスタQ7とQ8のエミツタ電流の和は、第２
図におけるトランジスタQ4とトランジスタQ5の
コレクタ電流の合成電流（ICQ4＋ICQ5）となる。
hFEa≫１，hFEb≫１とすると ICQ4＋ICQ5 ＝２１＋hFEa／hFEaICQ72ICQ7 ……(8) となり、ICQ7／（ICQ4＋ICQ5）とIT／（ICQ4＋ICQ5）
は ICQ7／ICQ4＋ICQ5＝１／２，IT／ICQ4＋ICQ5＝１／２ となつてICQ7とITは等しく（ICQ4＋ICQ5）の1/2の電
流値となる。したがつて、ICQ7とITは前記の(2)式
及び(4)式を用いて となる。したがつて、第２図で負荷抵抗RL1に流
れる電流（ICQ3＋ICQ7）は ICQ3＋ICQ7＝IO／２ ＋ΔIO／１＋expｑ／KT（VCONT−V2） ……(10) となり、また、負荷抵抗RL2に流れる電流（ICQ6
＋IT）は ICQ6＋IT＝IO／２ −ΔIO／１＋expｑ／KT（VCONT−V2） ……(11) となる。したがつて、出力端子６に現われる出力
電圧VO1は VO1＝VCC−（ICQ3＋ICQ7）・RL1 ＝VCC−IO／２RL1 −ΔIO・RL1／１＋expｑ／KT（VCONT−V2）……(12
) また、出力端子７に現われる出力電圧VO2は VO2＝VCC−（ICQ6＋IT）・RL2 ＝VCC−IO／２RL2 ＋ΔIO・RL2／１＋expｑ／KT（VCONT−V2）……(3) となり、制御信号入力端子５に印加される電圧
VCONTによつて変化を受けるのは交流信号成分の
みとなり、出力端子６及び７での直流レベルは変
化しない。
スタQ7とトランジスタQ8の特性は全く等しく、
両トランジスタの電流増幅率をhFEaとする。ま
た、トランジスタQ9の電流増幅率をhFEbとする。
トランジスタQ7のコレクタ電流をIOQ7とすると、
ベース電流は、ICQ7／hFEaとなり、エミツタ電流
は（１＋hFEa）・ICQ7／hFEaとなる。また、トラン
ジスタQ8のベース電流はICQ7／hFEaとなり、エミ
ツタ電流は（Ｉ＋hFEa）・ICQ7／hFEaとなり、コレ
クタ電流はICQ7である。さらに、トランジスタQ9
のベース電流は2ICQ7／｛hFEa（１＋hFEb）｝となる。
したがつて、ITはトランジスタQ8のコレクタ電流
とトランジスタQ9のベース電流の和となり、ト
ランジスタQ7とQ8のエミツタ電流の和は、第２
図におけるトランジスタQ4とトランジスタQ5の
コレクタ電流の合成電流（ICQ4＋ICQ5）となる。
hFEa≫１，hFEb≫１とすると ICQ4＋ICQ5 ＝２１＋hFEa／hFEaICQ72ICQ7 ……(8) となり、ICQ7／（ICQ4＋ICQ5）とIT／（ICQ4＋ICQ5）
は ICQ7／ICQ4＋ICQ5＝１／２，IT／ICQ4＋ICQ5＝１／２ となつてICQ7とITは等しく（ICQ4＋ICQ5）の1/2の電
流値となる。したがつて、ICQ7とITは前記の(2)式
及び(4)式を用いて となる。したがつて、第２図で負荷抵抗RL1に流
れる電流（ICQ3＋ICQ7）は ICQ3＋ICQ7＝IO／２ ＋ΔIO／１＋expｑ／KT（VCONT−V2） ……(10) となり、また、負荷抵抗RL2に流れる電流（ICQ6
＋IT）は ICQ6＋IT＝IO／２ −ΔIO／１＋expｑ／KT（VCONT−V2） ……(11) となる。したがつて、出力端子６に現われる出力
電圧VO1は VO1＝VCC−（ICQ3＋ICQ7）・RL1 ＝VCC−IO／２RL1 −ΔIO・RL1／１＋expｑ／KT（VCONT−V2）……(12
) また、出力端子７に現われる出力電圧VO2は VO2＝VCC−（ICQ6＋IT）・RL2 ＝VCC−IO／２RL2 ＋ΔIO・RL2／１＋expｑ／KT（VCONT−V2）……(3) となり、制御信号入力端子５に印加される電圧
VCONTによつて変化を受けるのは交流信号成分の
みとなり、出力端子６及び７での直流レベルは変
化しない。
発明の効果
以上、本発明の利得制御回路によれば、負荷回
路に電位を与える専用の電圧源を特に必要とせ
ず、利得制御された出力信号が２箇所から出力可
能であつて、出力端子の直流電圧を変化させずに
交流振幅が制御でき、集積回路化に最適の利得制
御回路を実現するものである。
路に電位を与える専用の電圧源を特に必要とせ
ず、利得制御された出力信号が２箇所から出力可
能であつて、出力端子の直流電圧を変化させずに
交流振幅が制御でき、集積回路化に最適の利得制
御回路を実現するものである。
第１図は従来の利得制御回路の回路結線図、第
２図はこの発明の利得制御回路の一実施例を示す
回路結線図、第３図は同実施例中に用いた電流ミ
ラー対回路（電流分割回路）の結線図である。 １，２……バイアス用定電圧源、３……定電流
源、４……信号入力端子、５……制御信号入力端
子、６，７……出力端子、８……電源端子。
２図はこの発明の利得制御回路の一実施例を示す
回路結線図、第３図は同実施例中に用いた電流ミ
ラー対回路（電流分割回路）の結線図である。 １，２……バイアス用定電圧源、３……定電流
源、４……信号入力端子、５……制御信号入力端
子、６，７……出力端子、８……電源端子。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２のトランジスタからなる第１の差
動対トランジスタと、 前記第１のトランジスタのコレクタに各エミツ
タが共通接続された第３、第４のトランジスタか
らなる第２の差動対トランジスタと、 前記第２のトランジスタのコレクタに各エミツ
タが共通接続された第５、第６のトランジスタか
らなる第３の差動対トランジスタと、 前記第３、第６のトランジスタのベース共通接
続点と前記第４、第５のトランジスタのベース共
通接続点との間に制御電圧を与える電圧源と、 前記第３、第６のトランジスタの各コレクタと
電源端子との間に各々接続された負荷回路と、 前記第４、第５のトランジスタのコレクタ共通
接続点にエミツタが共通接続され、ベースが共通
接続された第７、第８のトランジスタからなる電
流ミラー回路と、 前記第３または第６のトランジスタのコレクタ
の何れかに接続された出力端子を備え、 前記電流ミラー回路の入力端が前記第６のトラ
ンジスタのコレクタに接続され、前記電流ミラー
回路の出力端が前記第３のトランジスタのコレク
タに接続されたことを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085413A JPS60229410A (ja) | 1984-04-26 | 1984-04-26 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085413A JPS60229410A (ja) | 1984-04-26 | 1984-04-26 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229410A JPS60229410A (ja) | 1985-11-14 |
| JPH058603B2 true JPH058603B2 (ja) | 1993-02-02 |
Family
ID=13858114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085413A Granted JPS60229410A (ja) | 1984-04-26 | 1984-04-26 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229410A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166817A (ja) * | 1982-03-29 | 1983-10-03 | Hitachi Ltd | 可変利得増幅装置 |
-
1984
- 1984-04-26 JP JP59085413A patent/JPS60229410A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60229410A (ja) | 1985-11-14 |
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