JPH058609B2 - - Google Patents
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- Publication number
- JPH058609B2 JPH058609B2 JP13059484A JP13059484A JPH058609B2 JP H058609 B2 JPH058609 B2 JP H058609B2 JP 13059484 A JP13059484 A JP 13059484A JP 13059484 A JP13059484 A JP 13059484A JP H058609 B2 JPH058609 B2 JP H058609B2
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- circuit
- output
- switch
- input
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- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical group Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［技術分野］
本発明はモード切換スイツチを備えた多機能の
タイマ回路に関するものである。
タイマ回路に関するものである。
［背景技術］
従来１個のタイマを切換えてオンデイレイタイ
マやオフデイレイタイマなどとして使用できる多
機能タイマ回路は、第４図に示すように各回路を
ロータリースイツチで切換えて用いるものであつ
た。しかしこのような構成では各回路に共通する
遅延回路や論理回路が重複して設けているので不
経済である上に外形も大きくなるという欠点があ
つた。
マやオフデイレイタイマなどとして使用できる多
機能タイマ回路は、第４図に示すように各回路を
ロータリースイツチで切換えて用いるものであつ
た。しかしこのような構成では各回路に共通する
遅延回路や論理回路が重複して設けているので不
経済である上に外形も大きくなるという欠点があ
つた。
［発明の目的］
本発明はこのような点に鑑み為されたものであ
り、第４図のように５通りの機能を有するタイマ
回路をできるだけ少ない部品数で小形に構成する
ことを目的とするものである。
り、第４図のように５通りの機能を有するタイマ
回路をできるだけ少ない部品数で小形に構成する
ことを目的とするものである。
［発明の開示］
本発明タイマ回路は、入力信号を第１と第２の
排他的論理和回路および第１の論理積回路に通し
て単安定マルチバイブレータに加え、単安定マル
チバイブレータの出力を第１のスイツチ、論理和
回路、第３の排他的論理和回路および第２の論理
積回路に通して出力信号とし、第１と第３の排他
的論理和回路の他入力のレベルをＬに切換える第
２のスイツチと、第２の排他的論理和回路の他入
力のレベルをＬに切換える第３のスイツチと、単
安定マルチバイブレータの反転出力により第１の
論理積回路の他入力をＬに切換える第４のスイツ
チと、第１の排他的論理和回路の出力を論理和回
路の他入力に加える第５のスイツチを設け、上記
入力信号でＨレベルにセツトされリセツト入力信
号でＬレベルに反転するフリツプフロツプの出力
を第２の論理積回路の他入力とし、リセツト入力
回路に挿入された第３の論理積回路の第２と第３
の入力をそれぞれ上記第２と第３のスイツチでＬ
レベルに切換えるように構成したものであり、単
安定マルチバイブレータおよびフリツプフロツプ
各１個と少数のゲートおよびスイツチを用いて、
入力状態をそのまま出力するノーマルモード、一
定時間幅の信号を出力するワンシヨツトモード、
オンデイレイ動作を行なうオンデイレイモード、
オフデイレイ動作を行なうオフデイレイモード、
入力信号を保持するラツチモードの５モードの切
換を可能にした点に特徴を有するものである。
排他的論理和回路および第１の論理積回路に通し
て単安定マルチバイブレータに加え、単安定マル
チバイブレータの出力を第１のスイツチ、論理和
回路、第３の排他的論理和回路および第２の論理
積回路に通して出力信号とし、第１と第３の排他
的論理和回路の他入力のレベルをＬに切換える第
２のスイツチと、第２の排他的論理和回路の他入
力のレベルをＬに切換える第３のスイツチと、単
安定マルチバイブレータの反転出力により第１の
論理積回路の他入力をＬに切換える第４のスイツ
チと、第１の排他的論理和回路の出力を論理和回
路の他入力に加える第５のスイツチを設け、上記
入力信号でＨレベルにセツトされリセツト入力信
号でＬレベルに反転するフリツプフロツプの出力
を第２の論理積回路の他入力とし、リセツト入力
回路に挿入された第３の論理積回路の第２と第３
の入力をそれぞれ上記第２と第３のスイツチでＬ
レベルに切換えるように構成したものであり、単
安定マルチバイブレータおよびフリツプフロツプ
各１個と少数のゲートおよびスイツチを用いて、
入力状態をそのまま出力するノーマルモード、一
定時間幅の信号を出力するワンシヨツトモード、
オンデイレイ動作を行なうオンデイレイモード、
オフデイレイ動作を行なうオフデイレイモード、
入力信号を保持するラツチモードの５モードの切
換を可能にした点に特徴を有するものである。
以下本発明を第１図の実施例に基づいて詳述す
ると、入力端子SINに加えられた入力信号は、第
１の排他的論理和回路EOR1と第２の排他的論理
和回路EOR2を通り、さらに第１の論理積回路
AND1を通つて単安定マルチバイブレータMUL
に加えられる。単安定マルチバイブレータMUL
のＱ出力は第１のスイツチS1を介して論理和回路
OR1に加えられ、さらに第３の排他的論理和回路
EOR3および第２の論理積回路AND2を通つて出
力信号OUTとなる。また第１と第３の排他的論
理和回路EOR1とEOR3の他入力のレベルをＬに
切換える第２のスイツチS2と、第２の排他的論理
和回路EOR2の他入力のレベルをＬに切換える第
３のスイツチS3と、単安定マルチバイブレータ
MULの反転出力により第１の論理積回路AND1
の他入力をＬに切換える第４のスイツチS4と、第
１の排他的論理和回路EOR1の出力を論理和回路
OR1の他入力に加える第５のスイツチS5とが設け
られており、さらに上記入力信号でＨレベルにセ
ツトされリセツト入力信号RINでＬレベルに反
転するフリツプフロツプFFの出力を第２の論理
積回路AND2の他入力とし、リセツト入力回路に
挿入された第３の論理積回路AND3の第２と第３
の入力をそれぞれ上記第２と第３のスイツチS2と
S3でＬレベルに切換えるように構成されている。
本実施例では、上記フリツプフロツプFFとして
Ｄタイマフリツプフロツプを使用し、そのＱ出力
を一入力とし入力信号SINを他入力とする第４の
論理積回路AND4の出力と、上述した第３の論理
積回路AND3の出力とを第２の論理和回路OR2に
加え、その出力をフリツプフロツプFFのクロツ
ク入力CPとしており、フリツプフロツプFFの反
転出力をそのＤ入力および第３の論理積回路
AND3の第４の入力としている。なお同図におい
て、R1，R2，R3はプルアツプ抵抗、R4，R5はプ
ルダウン抵抗であり、C1，R6およびC2，R7は電
源投入時にそれぞれ単安定マルチバイブレータ
MULおよびフリツプフロツプFFの初期状態を設
定するためのコンデンサおよび抵抗、Cx，Rxは
単安定マルチバイブレータMULの出力のパルス
幅を設定するためのコンデンサおよび抵抗であ
る。
ると、入力端子SINに加えられた入力信号は、第
１の排他的論理和回路EOR1と第２の排他的論理
和回路EOR2を通り、さらに第１の論理積回路
AND1を通つて単安定マルチバイブレータMUL
に加えられる。単安定マルチバイブレータMUL
のＱ出力は第１のスイツチS1を介して論理和回路
OR1に加えられ、さらに第３の排他的論理和回路
EOR3および第２の論理積回路AND2を通つて出
力信号OUTとなる。また第１と第３の排他的論
理和回路EOR1とEOR3の他入力のレベルをＬに
切換える第２のスイツチS2と、第２の排他的論理
和回路EOR2の他入力のレベルをＬに切換える第
３のスイツチS3と、単安定マルチバイブレータ
MULの反転出力により第１の論理積回路AND1
の他入力をＬに切換える第４のスイツチS4と、第
１の排他的論理和回路EOR1の出力を論理和回路
OR1の他入力に加える第５のスイツチS5とが設け
られており、さらに上記入力信号でＨレベルにセ
ツトされリセツト入力信号RINでＬレベルに反
転するフリツプフロツプFFの出力を第２の論理
積回路AND2の他入力とし、リセツト入力回路に
挿入された第３の論理積回路AND3の第２と第３
の入力をそれぞれ上記第２と第３のスイツチS2と
S3でＬレベルに切換えるように構成されている。
本実施例では、上記フリツプフロツプFFとして
Ｄタイマフリツプフロツプを使用し、そのＱ出力
を一入力とし入力信号SINを他入力とする第４の
論理積回路AND4の出力と、上述した第３の論理
積回路AND3の出力とを第２の論理和回路OR2に
加え、その出力をフリツプフロツプFFのクロツ
ク入力CPとしており、フリツプフロツプFFの反
転出力をそのＤ入力および第３の論理積回路
AND3の第４の入力としている。なお同図におい
て、R1，R2，R3はプルアツプ抵抗、R4，R5はプ
ルダウン抵抗であり、C1，R6およびC2，R7は電
源投入時にそれぞれ単安定マルチバイブレータ
MULおよびフリツプフロツプFFの初期状態を設
定するためのコンデンサおよび抵抗、Cx，Rxは
単安定マルチバイブレータMULの出力のパルス
幅を設定するためのコンデンサおよび抵抗であ
る。
第２図ａ〜ｅは各モードの動作を示すタイマチ
ヤートである。ａはノーマルモードで、第１図ｂ
に示すように第５のスイツチS5以外はすべてオフ
となつており、信号入力SINは第１の排他的論理
和回路EOR1で反転し、さらに第３の排他的論理
和回路EOR3で反転して、入力状態がそのまま
OUT端子に出力される。ｂはワンシヨツトモー
ドで、スイツチS1，S2，S4がオンとなつており、
入力信号SINの立上りで単安定マルチバイブレー
タMULの出力が反転し、Cx，Rxによる設定時
間Ｔ後に復帰する。したがつて出力端子OUTに
は入力信号の立上り時点からパルス幅Ｔの信号が
出力される。ｃはオンデイレイモードで、スイツ
チS1，S3，S5がオンとなり、入力信号SINの立上
りで単安定マルチバイブレータMULの出力が反
転し、Ｔ時間後に復帰する。したがつて出力端子
OUTには入力信号の立上りからＴ時間後に出力
信号が現われる。もちろんＴ時間後に入力信号が
すでにＬレベルに復帰している場合には出力信号
は現われない。ｄはオフデイレイモードで、スイ
ツチS1，S2，S3，S5がオンとなり、単安定マルチ
バイブレータMULの出力は入力信号SINの立下
りで反転しＴ時間後に復帰する。したがつて出力
端子OUTは入力信号の立上りでＨレベルとなり、
入力信号の立下りからＴ時間後にＬレベルに復帰
する。ｅはラツチモードで、すべてのスイツチ
S1，S2，S3，S4，S5がオフとなつており、フリツ
プフロツプFFの反転出力は入力信号SINの立上
りでＨレベルとなり、リセツト入力信号RINの
立上りでＬレベルに復帰する。その間第３の排他
的論理和回路EOR3の出力はＨレベルに保持され
ているので、フリツプフロツプFFの反転出力が
そのまま出力端子OUTに現われる。このように
第１図の回路では１個の単安定マルチバイブレー
タ、１個のフリツプフロツプ、少数のゲートを使
用して、５モードの機能を任意に選択でき、スイ
ツチとしてのDIP型を使用することにより、きわ
めて小形の多機能タイマ回路が構成できる。
ヤートである。ａはノーマルモードで、第１図ｂ
に示すように第５のスイツチS5以外はすべてオフ
となつており、信号入力SINは第１の排他的論理
和回路EOR1で反転し、さらに第３の排他的論理
和回路EOR3で反転して、入力状態がそのまま
OUT端子に出力される。ｂはワンシヨツトモー
ドで、スイツチS1，S2，S4がオンとなつており、
入力信号SINの立上りで単安定マルチバイブレー
タMULの出力が反転し、Cx，Rxによる設定時
間Ｔ後に復帰する。したがつて出力端子OUTに
は入力信号の立上り時点からパルス幅Ｔの信号が
出力される。ｃはオンデイレイモードで、スイツ
チS1，S3，S5がオンとなり、入力信号SINの立上
りで単安定マルチバイブレータMULの出力が反
転し、Ｔ時間後に復帰する。したがつて出力端子
OUTには入力信号の立上りからＴ時間後に出力
信号が現われる。もちろんＴ時間後に入力信号が
すでにＬレベルに復帰している場合には出力信号
は現われない。ｄはオフデイレイモードで、スイ
ツチS1，S2，S3，S5がオンとなり、単安定マルチ
バイブレータMULの出力は入力信号SINの立下
りで反転しＴ時間後に復帰する。したがつて出力
端子OUTは入力信号の立上りでＨレベルとなり、
入力信号の立下りからＴ時間後にＬレベルに復帰
する。ｅはラツチモードで、すべてのスイツチ
S1，S2，S3，S4，S5がオフとなつており、フリツ
プフロツプFFの反転出力は入力信号SINの立上
りでＨレベルとなり、リセツト入力信号RINの
立上りでＬレベルに復帰する。その間第３の排他
的論理和回路EOR3の出力はＨレベルに保持され
ているので、フリツプフロツプFFの反転出力が
そのまま出力端子OUTに現われる。このように
第１図の回路では１個の単安定マルチバイブレー
タ、１個のフリツプフロツプ、少数のゲートを使
用して、５モードの機能を任意に選択でき、スイ
ツチとしてのDIP型を使用することにより、きわ
めて小形の多機能タイマ回路が構成できる。
第３図は他の実施例を示したもので、入力端子
として第１入力端子SIN1と第２入力端子SIN2を
設け、ラツチモードの時には第１入力SIN1によ
つてリセツトがかかるようにし、他のモードの時
には両入力の論理積で動作するようにしたもので
ある。またスイツチS6は10秒レンジと１秒レンジ
との切換用であり、可変抵抗器VR1によつて時間
設定を行なう。またスイツチS7は第１入力SIN1
がアクテイブＨかアクテイブＬかを切換えるため
のものである。なお第２入力SIN2はアクテイブ
Ｌで動作し、無接点出力OUT1はアクテイブＨで
ある。また本実施例はリレーRy1による出力も得
られるようになつている。
として第１入力端子SIN1と第２入力端子SIN2を
設け、ラツチモードの時には第１入力SIN1によ
つてリセツトがかかるようにし、他のモードの時
には両入力の論理積で動作するようにしたもので
ある。またスイツチS6は10秒レンジと１秒レンジ
との切換用であり、可変抵抗器VR1によつて時間
設定を行なう。またスイツチS7は第１入力SIN1
がアクテイブＨかアクテイブＬかを切換えるため
のものである。なお第２入力SIN2はアクテイブ
Ｌで動作し、無接点出力OUT1はアクテイブＨで
ある。また本実施例はリレーRy1による出力も得
られるようになつている。
［発明の効果］
以上のように本発明によれば、５種類の機能を
任意に選択できる多機能のタイマ回路が少数の部
品で小形にかつ安価に構成できるという利点があ
る。
任意に選択できる多機能のタイマ回路が少数の部
品で小形にかつ安価に構成できるという利点があ
る。
第１図ａは本発明タイマ回路の一実施例を示す
ブロツク回路図、同図ｂは同上の各モードにおけ
るスイツチの状態図、第２図ａ〜ｅは同上の各モ
ードの動作を示すタイムチヤート、第３図ａは本
発明タイマ回路の他の実施例を示すブロツク回路
図、同図ｂは同上の各モードにおけるスイツチの
状態図、第４図は従来例のブロツク回路図であ
る。 MULは単安定マルチバイブレータ、FFはフリ
ツプフロツプ、EOR1は第１の排他的論理和回
路、EOR2は第２の排他的論理和回路、EOR3は
第３の排他的論理和回路、AND1は第１の論理積
回路、AND2は第２の論理積回路、AND3は第３
の論理積回路、OR1は論理和回路、S1，S2，S3，
S4，S5は第１〜第５のスイツチ、SINは入力信号
端子、RINはリセツト入力信号端子、OUTは出
力信号端子。
ブロツク回路図、同図ｂは同上の各モードにおけ
るスイツチの状態図、第２図ａ〜ｅは同上の各モ
ードの動作を示すタイムチヤート、第３図ａは本
発明タイマ回路の他の実施例を示すブロツク回路
図、同図ｂは同上の各モードにおけるスイツチの
状態図、第４図は従来例のブロツク回路図であ
る。 MULは単安定マルチバイブレータ、FFはフリ
ツプフロツプ、EOR1は第１の排他的論理和回
路、EOR2は第２の排他的論理和回路、EOR3は
第３の排他的論理和回路、AND1は第１の論理積
回路、AND2は第２の論理積回路、AND3は第３
の論理積回路、OR1は論理和回路、S1，S2，S3，
S4，S5は第１〜第５のスイツチ、SINは入力信号
端子、RINはリセツト入力信号端子、OUTは出
力信号端子。
Claims (1)
- １ 入力信号を第１と第２の排他的論理和回路お
よび第１の論理積回路に通して単安定マルチバイ
ブレータに加え、単安定マルチバイブレータの出
力を第１のスイツチ、論理和回路、第３の排他的
論理和回路および第２の論理積回路に通して出力
信号とし、第１と第３の排他的論理和回路の他入
力のレベルをＬに切換える第２のスイツチと、第
２の排他的論理和回路の他入力のレベルをＬに切
換える第３のスイツチと、単安定マルチバイブレ
ータの反転出力により第１の論理積回路の他入力
をＬに切換える第４のスイツチと、第１の排他的
論理和回路の出力を論理和回路の他入力に加える
第５のスイツチを設け、上記入力信号でＨレベル
にセツトされリセツト入力信号でＬレベルに反転
するフリツプフロツプの出力を第２の論理積回路
の他入力とし、リセツト入力回路に挿入された第
３の論理積回路の第２と第３の入力をそれぞれ上
記第２と第３のスイツチでＬレベルに切換えるよ
うに構成したことを特徴とするタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13059484A JPS619013A (ja) | 1984-06-25 | 1984-06-25 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13059484A JPS619013A (ja) | 1984-06-25 | 1984-06-25 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619013A JPS619013A (ja) | 1986-01-16 |
| JPH058609B2 true JPH058609B2 (ja) | 1993-02-02 |
Family
ID=15037938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13059484A Granted JPS619013A (ja) | 1984-06-25 | 1984-06-25 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619013A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT235873Y1 (it) * | 1995-06-01 | 2000-07-18 | Finder Spa | Temporizzatore multifunzionale |
-
1984
- 1984-06-25 JP JP13059484A patent/JPS619013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS619013A (ja) | 1986-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |