JPS619013A - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JPS619013A JPS619013A JP13059484A JP13059484A JPS619013A JP S619013 A JPS619013 A JP S619013A JP 13059484 A JP13059484 A JP 13059484A JP 13059484 A JP13059484 A JP 13059484A JP S619013 A JPS619013 A JP S619013A
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- JP
- Japan
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- circuit
- output
- exclusive
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- switch
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- Granted
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- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 abstract 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 101100391171 Schizosaccharomyces pombe (strain 972 / ATCC 24843) for3 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［枝術分舒１
本発明はモード切換スイッチを備えた多機能のタイマ回
路に関するものである。
路に関するものである。
［背景技術１
従来１個のタイマを切換えてオンディレィタイマやオフ
ディレィタイマなどとして使用できる多機能タイマ回路
は、第４図に示すように各回路をロータリースイッチで
切換えて用いるものであった。しかしこのような構成で
は各回路に共通する遅延回路や論理回路が重複して設け
られているので丁経済である上に外形も大きくなるとい
う欠点かあった。
ディレィタイマなどとして使用できる多機能タイマ回路
は、第４図に示すように各回路をロータリースイッチで
切換えて用いるものであった。しかしこのような構成で
は各回路に共通する遅延回路や論理回路が重複して設け
られているので丁経済である上に外形も大きくなるとい
う欠点かあった。
［発明の目的］
本発明はこのような点に鑑み為されたものであり、第４
図のように５通りの機能を有するタイマ回路をできるだ
け少ない部品数で小形に構成することを目的とするもの
である。
図のように５通りの機能を有するタイマ回路をできるだ
け少ない部品数で小形に構成することを目的とするもの
である。
［発明の開示１
本発明タイマ回路は、入力信号を第１と第２の排他的論
理和回路および第１の論理積回路に通して単安定マルチ
バイブレータに加え、単安定マルチバイブレータの出力
を第１のスイッチ、論理和回路、第３の排他的論理和回
路および第２の論理積回路に通して出力信号とし、第１
とｆ：ｔＳ３のＪＩｒＩｒ論的論理和回路人力のレベ°
ルをＬに切換える第２のスイッチと、第２の排他的論理
和回路の他入力のレベルをＬに切換える第３のスイッチ
と、単安定マルチバイブレータの反転出力により第１の
論理積回路の他入力をＬに切換える第４のスイッチと、
ｗ４１の排他的論理和回路の出力を論理和回路の他入力
に加える第５のスイッチを設け、−に記入力信号でＨレ
ベルにセットされリセット入力信号でＬレベルに反転す
る７リツプ７０ツブの出力を第２の論理積回路の他入力
とし、′リセット入力回路に挿入された第３の論理積回
路の第２と第３の入力をそれぞれ上記第２と第３のスイ
ッチでＬレベルに切換えるように構成したものであり、
単安定マルチバイブレータおよび７リツプ７０ツブ各１
個と少数のゲートおよびスイッチを用いて、入力状態を
そのまま出力するノーマルモード、一定時間幅の信号を
出力するワンショットモード、オンディレィ動作を行な
うオンディレィモード、オフディレィ動作を行なうオフ
ディレィモード、入力信号を保持するラッチモードの５
モードの切換を可能にした点に特徴を有するものである
。
理和回路および第１の論理積回路に通して単安定マルチ
バイブレータに加え、単安定マルチバイブレータの出力
を第１のスイッチ、論理和回路、第３の排他的論理和回
路および第２の論理積回路に通して出力信号とし、第１
とｆ：ｔＳ３のＪＩｒＩｒ論的論理和回路人力のレベ°
ルをＬに切換える第２のスイッチと、第２の排他的論理
和回路の他入力のレベルをＬに切換える第３のスイッチ
と、単安定マルチバイブレータの反転出力により第１の
論理積回路の他入力をＬに切換える第４のスイッチと、
ｗ４１の排他的論理和回路の出力を論理和回路の他入力
に加える第５のスイッチを設け、−に記入力信号でＨレ
ベルにセットされリセット入力信号でＬレベルに反転す
る７リツプ７０ツブの出力を第２の論理積回路の他入力
とし、′リセット入力回路に挿入された第３の論理積回
路の第２と第３の入力をそれぞれ上記第２と第３のスイ
ッチでＬレベルに切換えるように構成したものであり、
単安定マルチバイブレータおよび７リツプ７０ツブ各１
個と少数のゲートおよびスイッチを用いて、入力状態を
そのまま出力するノーマルモード、一定時間幅の信号を
出力するワンショットモード、オンディレィ動作を行な
うオンディレィモード、オフディレィ動作を行なうオフ
ディレィモード、入力信号を保持するラッチモードの５
モードの切換を可能にした点に特徴を有するものである
。
以下本発明を第１図の実施例に基づいて詳述すると、入
力端子ＳＩＮに加えられた入力信号は、第１の排他的論
理和回路ＦＯＲ，と第２の排他的論理和回路ＥＯＲ２を
通り、さらに第１の論理積回路ＡＮＤ、を通って単安定
マルチバイブレータＭＯＬに加えられる。単安定マルチ
バイブレータＭＵＩ、のＱ出力は第１のスイッチＳ、を
介して論理和回路ＯＲ，に加えられ、さらに第３の排他
的 ′ｉ論理和回路ＦＯＲ，および第２
の論理積回路ＡＮＤ２を通って出力信号ＯＵＴ・となる
。また第１と第３の排他的論理和回路Ｅ、ＯＲ，とＥ
ＯＲ３の他入力のレベルをＩ−に切換芝る第２のスイ・
どチＳ、と、第２の排他的論理和回路Ｅ ＯＲ，の他入
力のレベルをＬに切換える第３のスイッチＳ３と、単安
定マルチバイブレータＭ ［Ｉ Ｌの反転出力により第
１の論理積回路ＡＮＤ、の他入力を１．に切換える第４
のスイッチＳ、と、第１の排他的論理和回路ＦＯＲ，の
出力を論理和回路ＯＲ，の他入力に加える第５のスイッ
チＳ５とが設けられており、さらに上記入力信号でＨレ
ベルにセットされリセット入力信号ＲＩＮでＬレベルに
反転するフリップ７０７プＦＦの出力を第２の論Ｐｆ！
積回路Ａ Ｎ Ｄ 、の他入力とし、リセット入力回路
に挿入された第３の論理積回路ＡＮＤ、の第２と第３の
入力をそれぞれ上記第２と第３のスイッチＳ２とＳつで
Ｌレベルに切換えるように構成されている。本実施例で
は、上記７リツプ７０ツブＦＦとしてＤタイプ７リソプ
７０ツブを使用し、そのＱ出力を一人力とし入力信号Ｓ
ＩＮを他入力とする第・・１の論理積回路ＡＮＤ、の出
力と、上述したｔＪＳ３の論Ｆ！、積回路ＡＮＤ３の出
力とを第２の論理和回路ＯＲ２に加え、その出力を７リ
ツプ７０ツブＦＦのクロック入力ＣＰとしており、７リ
ツプ７０ツブＦＦの反転出力をそのＤ入力および第３の
論理積回路ＡＮＤ３の第４の入力としている。なお同図
において、Ｒ。
力端子ＳＩＮに加えられた入力信号は、第１の排他的論
理和回路ＦＯＲ，と第２の排他的論理和回路ＥＯＲ２を
通り、さらに第１の論理積回路ＡＮＤ、を通って単安定
マルチバイブレータＭＯＬに加えられる。単安定マルチ
バイブレータＭＵＩ、のＱ出力は第１のスイッチＳ、を
介して論理和回路ＯＲ，に加えられ、さらに第３の排他
的 ′ｉ論理和回路ＦＯＲ，および第２
の論理積回路ＡＮＤ２を通って出力信号ＯＵＴ・となる
。また第１と第３の排他的論理和回路Ｅ、ＯＲ，とＥ
ＯＲ３の他入力のレベルをＩ−に切換芝る第２のスイ・
どチＳ、と、第２の排他的論理和回路Ｅ ＯＲ，の他入
力のレベルをＬに切換える第３のスイッチＳ３と、単安
定マルチバイブレータＭ ［Ｉ Ｌの反転出力により第
１の論理積回路ＡＮＤ、の他入力を１．に切換える第４
のスイッチＳ、と、第１の排他的論理和回路ＦＯＲ，の
出力を論理和回路ＯＲ，の他入力に加える第５のスイッ
チＳ５とが設けられており、さらに上記入力信号でＨレ
ベルにセットされリセット入力信号ＲＩＮでＬレベルに
反転するフリップ７０７プＦＦの出力を第２の論Ｐｆ！
積回路Ａ Ｎ Ｄ 、の他入力とし、リセット入力回路
に挿入された第３の論理積回路ＡＮＤ、の第２と第３の
入力をそれぞれ上記第２と第３のスイッチＳ２とＳつで
Ｌレベルに切換えるように構成されている。本実施例で
は、上記７リツプ７０ツブＦＦとしてＤタイプ７リソプ
７０ツブを使用し、そのＱ出力を一人力とし入力信号Ｓ
ＩＮを他入力とする第・・１の論理積回路ＡＮＤ、の出
力と、上述したｔＪＳ３の論Ｆ！、積回路ＡＮＤ３の出
力とを第２の論理和回路ＯＲ２に加え、その出力を７リ
ツプ７０ツブＦＦのクロック入力ＣＰとしており、７リ
ツプ７０ツブＦＦの反転出力をそのＤ入力および第３の
論理積回路ＡＮＤ３の第４の入力としている。なお同図
において、Ｒ。
トＲ１はプルアップ抵抗、Ｒ，Ｒ５はプルダウン抵抗で
あり、Ｃ，Ｒ６およびＣ２Ｒ，は電源投入時にそれぞれ
単安定マルチバイブレータＭＵＬおよびフリップ７０ツ
ブＦＦの初期状態を設定するためのコンデンサおよび抵
抗、ＣｘＲｘは単安定マルチバイブレータＭＵＬの出力
のパルス幅を設定するためのコンデンサおよび抵抗であ
る。
あり、Ｃ，Ｒ６およびＣ２Ｒ，は電源投入時にそれぞれ
単安定マルチバイブレータＭＵＬおよびフリップ７０ツ
ブＦＦの初期状態を設定するためのコンデンサおよび抵
抗、ＣｘＲｘは単安定マルチバイブレータＭＵＬの出力
のパルス幅を設定するためのコンデンサおよび抵抗であ
る。
第２図（ａ）〜（ｅ）は各モードの動作を示すタイムチ
ャートである。（ａ）はノーマルモードで、第１図（ｂ
）に示すように第５のスイッチＳ、以外はすべてオフと
なっており、信号人力ＳＩＮは第１の排他的論理和回路
Ｅ ＯＲｌで反転し、さちに第３の排他的論理和回路Ｆ
ＯＲ，で反転して、入力状態がそのままＯＵＴ端子に出
力される。（ｂ）はワン ・ショットモードで、スイッ
チＳ、Ｓ２Ｓ、がオンとなっており、入力信号ＳＩＮの
立上りで単安定マルチペイプレータＭＯＬの出力が反転
し、Ｃ＼Ｒｘによる設定時間Ｔ後に復帰する。したがっ
て出力端子ＯＵＴには入力信号の立上り時点からパルス
幅Ｔの信号が出力される。（ｅ）はオンディレィモード
で、スイッチｓ、、 ｓ 、 ｓ 、がオンとなり、入
力信号ＳＩＮの立上りで単安定マルチバイブレータＭＵ
Ｌの出力が反転′し、１′時間後に復帰する。したがっ
て出力端子ＯＵＴには入力信号の立−Ｌりがら１時間後
に出力信号が現われる。もちろん１時間後に入力信号が
すでにり、レベルに復帰している場合には出力信号は現
われない。（ｄ）はオフディレィモードで、スイッチＳ
＋Ｓ：５ｚＳ５がオンとなり、単安定マルチバイブレー
タＭ ［１１，の出ツノは入力信号ＳＩＮの立下りで反
転し′ｒ時間後に復帰する。したがって出力端子０１１
Ｔは入力信号の立−１−りでＨレベルとなり、入力信
号の立下りから′Ｉ′時、 間抜にＬ
レベルに復帰する。（ｃ）はラッチモードで、すべての
スイッチｓ、ｓ、ｓ３ｓ、ｓ、がオフとなっており、７
リツプ７０ツブＦ Ｆの反転出力は入力信号ＳＩＮの立
上りでＨレベルとなり、リセット入力信号ＲＩＮの立上
りでＬレベルに復帰する。
ャートである。（ａ）はノーマルモードで、第１図（ｂ
）に示すように第５のスイッチＳ、以外はすべてオフと
なっており、信号人力ＳＩＮは第１の排他的論理和回路
Ｅ ＯＲｌで反転し、さちに第３の排他的論理和回路Ｆ
ＯＲ，で反転して、入力状態がそのままＯＵＴ端子に出
力される。（ｂ）はワン ・ショットモードで、スイッ
チＳ、Ｓ２Ｓ、がオンとなっており、入力信号ＳＩＮの
立上りで単安定マルチペイプレータＭＯＬの出力が反転
し、Ｃ＼Ｒｘによる設定時間Ｔ後に復帰する。したがっ
て出力端子ＯＵＴには入力信号の立上り時点からパルス
幅Ｔの信号が出力される。（ｅ）はオンディレィモード
で、スイッチｓ、、 ｓ 、 ｓ 、がオンとなり、入
力信号ＳＩＮの立上りで単安定マルチバイブレータＭＵ
Ｌの出力が反転′し、１′時間後に復帰する。したがっ
て出力端子ＯＵＴには入力信号の立−Ｌりがら１時間後
に出力信号が現われる。もちろん１時間後に入力信号が
すでにり、レベルに復帰している場合には出力信号は現
われない。（ｄ）はオフディレィモードで、スイッチＳ
＋Ｓ：５ｚＳ５がオンとなり、単安定マルチバイブレー
タＭ ［１１，の出ツノは入力信号ＳＩＮの立下りで反
転し′ｒ時間後に復帰する。したがって出力端子０１１
Ｔは入力信号の立−１−りでＨレベルとなり、入力信
号の立下りから′Ｉ′時、 間抜にＬ
レベルに復帰する。（ｃ）はラッチモードで、すべての
スイッチｓ、ｓ、ｓ３ｓ、ｓ、がオフとなっており、７
リツプ７０ツブＦ Ｆの反転出力は入力信号ＳＩＮの立
上りでＨレベルとなり、リセット入力信号ＲＩＮの立上
りでＬレベルに復帰する。
その間第３の排他的論理和回路ＥＯＲ，の出力はＨレベ
ルに保持されているので、７リツプ７０ツブＦＦの反転
出力がそのまま出力端子０ｔＪＴに現われる。このよう
に第１図の回路では１個の単安定マルチバイブレータ、
１個の７リツプ７０ツブ、少数のゲートを使用して、５
モードの機能を任意に選択でき、スイッチとしてＤＩＰ
型を使用することにより、ぎわめて小形の多機能タイマ
回路が構成できる。
ルに保持されているので、７リツプ７０ツブＦＦの反転
出力がそのまま出力端子０ｔＪＴに現われる。このよう
に第１図の回路では１個の単安定マルチバイブレータ、
１個の７リツプ７０ツブ、少数のゲートを使用して、５
モードの機能を任意に選択でき、スイッチとしてＤＩＰ
型を使用することにより、ぎわめて小形の多機能タイマ
回路が構成できる。
第３図は他の実施例を示したもので、入力端子として第
１入力端子ＳＩＮ、と第２入力端子ＳＩＮ：を設け、ラ
ッチモードの時には第１人力５ＩＮ１によってリセット
がかがるようにし、他のモードの時には両入力の論理積
で動作するようにしたちのである。またスイッチＳ６は
１０秒レンジと１秒レンツとの切換用であり、可変抵抗
器Ｖ Ｒｉｓｌによ・て時間設定を行なう。またスイッ
チＳ７は □”第１人力ＳＩＮ、がア
クティブＨかアクティブＬかを切換えるためのものであ
る。なお第２人力５ＩＮ２はアクティブＩ、で動作し、
無接点出力ＯｔＪＴ、はアクティブＩ−１である。また
本実施例はリレーＲＶ＋による出力も得られるようにな
っている。
１入力端子ＳＩＮ、と第２入力端子ＳＩＮ：を設け、ラ
ッチモードの時には第１人力５ＩＮ１によってリセット
がかがるようにし、他のモードの時には両入力の論理積
で動作するようにしたちのである。またスイッチＳ６は
１０秒レンジと１秒レンツとの切換用であり、可変抵抗
器Ｖ Ｒｉｓｌによ・て時間設定を行なう。またスイッ
チＳ７は □”第１人力ＳＩＮ、がア
クティブＨかアクティブＬかを切換えるためのものであ
る。なお第２人力５ＩＮ２はアクティブＩ、で動作し、
無接点出力ＯｔＪＴ、はアクティブＩ−１である。また
本実施例はリレーＲＶ＋による出力も得られるようにな
っている。
１発明の効果１
以上のように本発明によれば、５種類の機能を任意に選
択できる多機能のタイマ回路が少数の部品で小形にかつ
安価に構成でとるという利点がある。
択できる多機能のタイマ回路が少数の部品で小形にかつ
安価に構成でとるという利点がある。
第１図（ａ）は本発明タイマ回路の−・実施例を示すブ
ロック回路図、同ＩＮＩ （＋） ）は同１−・の各モ
ードにおけるスイッチの状態図、＠２図（、）〜（ｅ）
は同」−の各モードの動作を示すタイムチャート、第３
図（ａ）は本発明タイマ回路の池の実施例を示すプロ／
り回路図、同図（１，）は同」−の各モードにおける・
スイッチの状態図、第４′図は従来例のブロック回路図
である。 ＭＵＬは単安定マルチバイブレータ、ＦＦはフリップ７
０ツブ、ＦＯＲ，は第１の排他的論理和回路、Ｅ ＯＲ
７は第２の排他的論理和回路、ＦＯＲ３は第３の排他的
論理和回路、・Ａ Ｎ Ｉ）、は第１の論理積回路、Ａ
ＮＤ、は第２の論理積回路、ＡＮＤ、は第３の論理積回
路、（）ＲＩは論理和回路、５ＩＳ２８゜Ｓ 、 Ｓ
、は第１〜第５のスイッチ、ＳＩＮは入力信号端子、Ｒ
ＩＮはり七ノを入力信号端子、ＯＵＴは出力信号端子。
ロック回路図、同ＩＮＩ （＋） ）は同１−・の各モ
ードにおけるスイッチの状態図、＠２図（、）〜（ｅ）
は同」−の各モードの動作を示すタイムチャート、第３
図（ａ）は本発明タイマ回路の池の実施例を示すプロ／
り回路図、同図（１，）は同」−の各モードにおける・
スイッチの状態図、第４′図は従来例のブロック回路図
である。 ＭＵＬは単安定マルチバイブレータ、ＦＦはフリップ７
０ツブ、ＦＯＲ，は第１の排他的論理和回路、Ｅ ＯＲ
７は第２の排他的論理和回路、ＦＯＲ３は第３の排他的
論理和回路、・Ａ Ｎ Ｉ）、は第１の論理積回路、Ａ
ＮＤ、は第２の論理積回路、ＡＮＤ、は第３の論理積回
路、（）ＲＩは論理和回路、５ＩＳ２８゜Ｓ 、 Ｓ
、は第１〜第５のスイッチ、ＳＩＮは入力信号端子、Ｒ
ＩＮはり七ノを入力信号端子、ＯＵＴは出力信号端子。
Claims (1)
- （１）入力信号を第１と第２の排他的論理和回路および
第１の論理積回路に通して単安定マルチバイブレータに
加え、単安定マルチバイブレータの出力を第１のスイッ
チ、論理和回路、第３の排他的論理和回路および第２の
論理積回路に通して出力信号とし、第１と第３の排他的
論理和回路の他入力のレベルをＬに切換える第２のスイ
ッチと、第２の排他的論理和回路の他入力のレベルをＬ
に切換える第３のスイッチと、単安定マルチバイブレー
タの反転出力により第１の論理積回路の他入力をＬに切
換える第４のスイッチと、第１の排他的論理和回路の出
力を論理和回路の他入力に加える第５のスイッチを設け
、上記入力信号でＨレベルにセットされリセット入力信
号でＬレベルに反転するフリップフロップの出力を第２
の論理積回路の他入力とし、リセット入力回路に挿入さ
れた第３の論理積回路の第２と第３の入力をそれぞれ上
記第２と第３のスイッチでＬレベルに切換えるように構
成したことを特徴とするタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13059484A JPS619013A (ja) | 1984-06-25 | 1984-06-25 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13059484A JPS619013A (ja) | 1984-06-25 | 1984-06-25 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619013A true JPS619013A (ja) | 1986-01-16 |
| JPH058609B2 JPH058609B2 (ja) | 1993-02-02 |
Family
ID=15037938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13059484A Granted JPS619013A (ja) | 1984-06-25 | 1984-06-25 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619013A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0745914A1 (en) * | 1995-06-01 | 1996-12-04 | FINDER S.p.A. | Multifunctional timer |
-
1984
- 1984-06-25 JP JP13059484A patent/JPS619013A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0745914A1 (en) * | 1995-06-01 | 1996-12-04 | FINDER S.p.A. | Multifunctional timer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH058609B2 (ja) | 1993-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |