JPH058623B2 - - Google Patents
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- JPH058623B2 JPH058623B2 JP58242872A JP24287283A JPH058623B2 JP H058623 B2 JPH058623 B2 JP H058623B2 JP 58242872 A JP58242872 A JP 58242872A JP 24287283 A JP24287283 A JP 24287283A JP H058623 B2 JPH058623 B2 JP H058623B2
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- Japan
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- circuit
- hold
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Description
【発明の詳細な説明】
産業上の利用分野
本発明はクランプ回路に関し、特にクランプ
（ホールド）コンデンサを含めて集積化した回路
に用いて最適なものである。
（ホールド）コンデンサを含めて集積化した回路
に用いて最適なものである。
背景技術とその問題点
第１図は従来のクランプ回路の概略図である。
入力信号Viは例えばビデオ信号であつて、DCシ
フト回路１を介して、トランジスタＱ１，Ｑ２の
差動アンプ２（誤差アンプ及びサンプルホールド
回路兼用に供給される。この差動アンプ２のトラ
ンジスタＱ２のコレクター接地間には積分コンデ
ンサＣが結合され、このコンデンサとトランジス
タＱ２のエミツタ抵抗とで１次ローパスフイルタ
ーが形成されていて、差動アンプ２は積分器とし
ても動作する。なお差動アンプ２の電流源負荷Ｑ
４，Ｑ５（カレントミラー構成）は、入力信号帯
域でインピーダンス無限大とみなせる。
入力信号Viは例えばビデオ信号であつて、DCシ
フト回路１を介して、トランジスタＱ１，Ｑ２の
差動アンプ２（誤差アンプ及びサンプルホールド
回路兼用に供給される。この差動アンプ２のトラ
ンジスタＱ２のコレクター接地間には積分コンデ
ンサＣが結合され、このコンデンサとトランジス
タＱ２のエミツタ抵抗とで１次ローパスフイルタ
ーが形成されていて、差動アンプ２は積分器とし
ても動作する。なお差動アンプ２の電流源負荷Ｑ
４，Ｑ５（カレントミラー構成）は、入力信号帯
域でインピーダンス無限大とみなせる。
この差動アンプ２の共通エミツタと電流源３と
の間にはサンプルホールドスイツチ４が結合さ
れ、例えばビデオ信号のペデスタル部分において
このスイツチ４が閉じられる。これによつて差動
アンプ２（誤差アンプ及び積分器）が動作状態と
なり、Ｑ１ベースの入力ビデオ信号のペデスタル
レベルとＱ２ベースの基準電圧とが比較され、誤
差情報がコレクタ電流となつてコンデンサＣに蓄
積される。
の間にはサンプルホールドスイツチ４が結合さ
れ、例えばビデオ信号のペデスタル部分において
このスイツチ４が閉じられる。これによつて差動
アンプ２（誤差アンプ及び積分器）が動作状態と
なり、Ｑ１ベースの入力ビデオ信号のペデスタル
レベルとＱ２ベースの基準電圧とが比較され、誤
差情報がコレクタ電流となつてコンデンサＣに蓄
積される。
ホールド区間では、スイツチ４が開かれ、積分
器がホールド状態となる。ホールド出力はエミツ
タホロワトランジスタＱ３を介してDCシフト回
路１に負帰還され、このDCシフト回路１の出力
のビデオ信号のペデスタルが基準電圧Vrと一致
するように入力信号のレベルシフトが行われる。
器がホールド状態となる。ホールド出力はエミツ
タホロワトランジスタＱ３を介してDCシフト回
路１に負帰還され、このDCシフト回路１の出力
のビデオ信号のペデスタルが基準電圧Vrと一致
するように入力信号のレベルシフトが行われる。
第１図のクランプ回路の全体を積分（ホール
ド）コンデンサＣを含めてIC化する場合、コン
デンサＣの容量は経済的限界により高々数十〜数
百pFであり、従つて十分長い時定数を確保する
ために差動アンプ２の動作電流Ｉを数μA以下と
して、Ｑ２のエミツタ抵抗ｒ（≒26／Ic（mA）、Icは コレクタ電流）を大きくしなければならない。と
ころがこのような微小電流の領域では、トランジ
スタＱ１，Ｑ２のエミツタに付いた容量CCS（エミ
ツタ接合容量、電極・リードの浮遊容量やスイツ
チ４を構成する能動素子の接合容量を含む）によ
る影響が無視できなくなり、クランプ誤差が発生
する。
ド）コンデンサＣを含めてIC化する場合、コン
デンサＣの容量は経済的限界により高々数十〜数
百pFであり、従つて十分長い時定数を確保する
ために差動アンプ２の動作電流Ｉを数μA以下と
して、Ｑ２のエミツタ抵抗ｒ（≒26／Ic（mA）、Icは コレクタ電流）を大きくしなければならない。と
ころがこのような微小電流の領域では、トランジ
スタＱ１，Ｑ２のエミツタに付いた容量CCS（エミ
ツタ接合容量、電極・リードの浮遊容量やスイツ
チ４を構成する能動素子の接合容量を含む）によ
る影響が無視できなくなり、クランプ誤差が発生
する。
第２図は第１図の要部概略図である。なお第２
図においては便宜上トランジスタＱ１のコレクタ
に積分コンデンサＣが結合されているが、これは
差動対の対称性により第１図と等価である。
図においては便宜上トランジスタＱ１のコレクタ
に積分コンデンサＣが結合されているが、これは
差動対の対称性により第１図と等価である。
第２図で、入力信号Viが非常に小さい場合に
は、Ｑ１，Ｑ２のベース間の電位差に応じた電流
がＱ１，Ｑ２のコレクタに流れる。入力Viが第
２図に示すように大振巾Ｖを有している場合に
は、入力Viの立上りでＱ１のエミツタもＶだけ
上昇し、Ｑ１のコレクタにはＶ・CCSに対応した
電荷が流れ、これによつてＱ１コレクタに無視で
きない電圧が発生する。具体的には、ビデオ信号
のペデスタル区間以外では、第２図の回路はホー
ルド状態でＩ＝０となつているが、トランジスタ
Ｑ１のベースには大振巾のビデオ信号が供給され
続けているので、Ｑ１のコレクタ電位は映像情報
によつて振られてしまい、コンデンサＣのホール
ド情報に好ましくない影響を与え、クランプ誤差
が生じる。また大振巾の外来ノイズの影響も受け
易くなる。
は、Ｑ１，Ｑ２のベース間の電位差に応じた電流
がＱ１，Ｑ２のコレクタに流れる。入力Viが第
２図に示すように大振巾Ｖを有している場合に
は、入力Viの立上りでＱ１のエミツタもＶだけ
上昇し、Ｑ１のコレクタにはＶ・CCSに対応した
電荷が流れ、これによつてＱ１コレクタに無視で
きない電圧が発生する。具体的には、ビデオ信号
のペデスタル区間以外では、第２図の回路はホー
ルド状態でＩ＝０となつているが、トランジスタ
Ｑ１のベースには大振巾のビデオ信号が供給され
続けているので、Ｑ１のコレクタ電位は映像情報
によつて振られてしまい、コンデンサＣのホール
ド情報に好ましくない影響を与え、クランプ誤差
が生じる。また大振巾の外来ノイズの影響も受け
易くなる。
発明の目的
本発明は上述の問題を解消することを目的と
し、特に積分器（サンプルホールド回路）のホー
ルドコンデンサを含めてクランプ回路をIC化し
た場合に、IC内の容量値の経済的製造限界に起
因して積分器の動作電流を微小値に制限しなけれ
ばならないために、回路の電極リードの浮遊や素
子の接合容量の影響を受け易くなつても、殆ど影
響されずに正確なクランプ動作が期待できる回路
構成を提案するものである。
し、特に積分器（サンプルホールド回路）のホー
ルドコンデンサを含めてクランプ回路をIC化し
た場合に、IC内の容量値の経済的製造限界に起
因して積分器の動作電流を微小値に制限しなけれ
ばならないために、回路の電極リードの浮遊や素
子の接合容量の影響を受け易くなつても、殆ど影
響されずに正確なクランプ動作が期待できる回路
構成を提案するものである。
発明の概要
本発明のクランプ回路は、入力信号のDCレベ
ルを変化させるDCシフト回路と、このDCシフト
回路の出力のDCレベルとクランプすべき基準レ
ベルとを比較する差動アンプとその出力に結合さ
れたホールドコンデンサから成り、入力信号の所
定区間における誤差分をサンプルホールドするサ
ンプルホールド回路と、このサンプルホールド回
路の出力を上記DCシフト回路に帰還する帰還回
路とから成るクランプ回路において、上記サンプ
ルホールド回路への入力信号の振巾を制限するリ
ミツター回路を設けると共に上記サンプルホール
ド回路の上記ホールドコンデンサを小容量とし
て、微少電流で上記サンプルホールド回路の差動
アンプを電流駆動することを特徴とする。この構
成によると、ホールドコンデンサを含めてクラン
プ回路をIC化したときに、IC内に形成できるコ
ンデンサ容量値が微小である故に、サンプルホー
ルド回路を構成する差動アンプの動作電流を微小
にして等価的にホールド時定数（積分時定数）を
大きくした場合に、回路に付随する電極、リード
の浮遊容量や能動素子の接合容量により、ホール
ド区間においてサンプルホールド回路への大振巾
信号入力又はノイズでホールド値が変化するよう
な不都合がリミツター回路により軽減され、サン
プルホールド値に基く正確なクランプ動作が得ら
れる。
ルを変化させるDCシフト回路と、このDCシフト
回路の出力のDCレベルとクランプすべき基準レ
ベルとを比較する差動アンプとその出力に結合さ
れたホールドコンデンサから成り、入力信号の所
定区間における誤差分をサンプルホールドするサ
ンプルホールド回路と、このサンプルホールド回
路の出力を上記DCシフト回路に帰還する帰還回
路とから成るクランプ回路において、上記サンプ
ルホールド回路への入力信号の振巾を制限するリ
ミツター回路を設けると共に上記サンプルホール
ド回路の上記ホールドコンデンサを小容量とし
て、微少電流で上記サンプルホールド回路の差動
アンプを電流駆動することを特徴とする。この構
成によると、ホールドコンデンサを含めてクラン
プ回路をIC化したときに、IC内に形成できるコ
ンデンサ容量値が微小である故に、サンプルホー
ルド回路を構成する差動アンプの動作電流を微小
にして等価的にホールド時定数（積分時定数）を
大きくした場合に、回路に付随する電極、リード
の浮遊容量や能動素子の接合容量により、ホール
ド区間においてサンプルホールド回路への大振巾
信号入力又はノイズでホールド値が変化するよう
な不都合がリミツター回路により軽減され、サン
プルホールド値に基く正確なクランプ動作が得ら
れる。
実施例
以下本発明を実施例に基いて説明する。
第３図は本発明の実施例のクランプ回路を示す
概略回路図で、第４図は具体的回路図、第５図は
実施例のクランプ回路の入力信号を示す波形図で
ある。
概略回路図で、第４図は具体的回路図、第５図は
実施例のクランプ回路の入力信号を示す波形図で
ある。
第３図に示すように、積分器（サンプルホール
ド回路）を構成する差動アンプ２の前にリミツタ
ー回路６が挿入され、積分器への入力信号の振巾
が制限されている。他の構成は第１図と同一であ
つて同一部分には同じ符号が付されている。入力
信号は一例として第５図に示すようなビデオ信号
であり、リミツター回路６の出力は第５図のよう
にペデスタルレベル±△Ｖ（40〜50mA）に制限
（スライス）される。この振巾制限により、次段
の積分器の差動対トランジスタＱ１，Ｑ２の動作
電流が微小（数μA以下）であつても、サンプル
ホールドスイツチ４が開いているときに共通エミ
ツタに生ずる大振巾信号によつてＱ１，Ｑ２のコ
レクタ電流が大巾に変動するようなことが無く、
誤差の無いクランプ動作が行われる。
ド回路）を構成する差動アンプ２の前にリミツタ
ー回路６が挿入され、積分器への入力信号の振巾
が制限されている。他の構成は第１図と同一であ
つて同一部分には同じ符号が付されている。入力
信号は一例として第５図に示すようなビデオ信号
であり、リミツター回路６の出力は第５図のよう
にペデスタルレベル±△Ｖ（40〜50mA）に制限
（スライス）される。この振巾制限により、次段
の積分器の差動対トランジスタＱ１，Ｑ２の動作
電流が微小（数μA以下）であつても、サンプル
ホールドスイツチ４が開いているときに共通エミ
ツタに生ずる大振巾信号によつてＱ１，Ｑ２のコ
レクタ電流が大巾に変動するようなことが無く、
誤差の無いクランプ動作が行われる。
第４図の具体回路を参照すると、入力のビデオ
信号（VIF検波出力）はトランジスタＱ１１，Ｑ
１２及び電流源Ｑ１３から成る差動アンプ７に与
えられる。この差動アンプ７は第３図のDCシフ
ト回路１を構成し、その出力は、エミツタホロワ
トランジスタＱ１４を経てペデスタルクランプさ
れた出力Voとして次段へ導出されると共に、ト
ランジスタＱ１５，Ｑ１６及び電流源Ｑ１７から
成る誤差アンプ８に与えられて基準電圧Vrとレ
ベル比較される。この誤差アンプ８は第３図のリ
ミツター回路６としても機能し、その差動対出力
の振巾はIc．ｒ（±Ic／２・ｒ）（ｒはトランジスタ Ｑ１５，Ｑ１６のコレクタ負荷抵抗、Icは電流源
Ｑ１７の電流値）に制限されている。この誤差ア
ンプ８のゲインは大きく入力信号については第５
図に示す±△Ｖのレベルでクリツプする。
信号（VIF検波出力）はトランジスタＱ１１，Ｑ
１２及び電流源Ｑ１３から成る差動アンプ７に与
えられる。この差動アンプ７は第３図のDCシフ
ト回路１を構成し、その出力は、エミツタホロワ
トランジスタＱ１４を経てペデスタルクランプさ
れた出力Voとして次段へ導出されると共に、ト
ランジスタＱ１５，Ｑ１６及び電流源Ｑ１７から
成る誤差アンプ８に与えられて基準電圧Vrとレ
ベル比較される。この誤差アンプ８は第３図のリ
ミツター回路６としても機能し、その差動対出力
の振巾はIc．ｒ（±Ic／２・ｒ）（ｒはトランジスタ Ｑ１５，Ｑ１６のコレクタ負荷抵抗、Icは電流源
Ｑ１７の電流値）に制限されている。この誤差ア
ンプ８のゲインは大きく入力信号については第５
図に示す±△Ｖのレベルでクリツプする。
誤差アンプ８の差動対出力はトランジスタＱ
１，Ｑ２及び電流源３から成る差動アンプ２に与
えられ、既述の如く積分及びサンプルホールドさ
れる。サンプリングパルスは、ビデオ信号のペデ
スタル部分に相当するバーストフラグパルスBF
が用いられ、トランジスタＱ１，Ｑ２の共通エミ
ツタに接続されたスイツチングトランジスタＱ１
８に負極性で与えられる。
１，Ｑ２及び電流源３から成る差動アンプ２に与
えられ、既述の如く積分及びサンプルホールドさ
れる。サンプリングパルスは、ビデオ信号のペデ
スタル部分に相当するバーストフラグパルスBF
が用いられ、トランジスタＱ１，Ｑ２の共通エミ
ツタに接続されたスイツチングトランジスタＱ１
８に負極性で与えられる。
第４図の入力点に図示するビデオ信号の映像区
間ＳではバーストフラグパルスBFが高レベルと
なつて、トランジスタＱ１８がオンとなり、電流
源３に相当する電流を流し込むので、差動アンプ
２がオンとなり、サンプル情報がＱ１コレクタの
コンデンサＣ（30pF程度）においてホールドされ
ている。このとき既述のようにトランジスタＱ
１，Ｑ２のベース入力の振巾が制限（クリツプ）
されているから、トランジスタＱ１，Ｑ２が微小
電流で動作されるように設計されていても、共通
エミツタにおける浮遊容量CCSの充放電電流がＱ
１，Ｑ２のコレクタ電位に与える影響は少ない。
間ＳではバーストフラグパルスBFが高レベルと
なつて、トランジスタＱ１８がオンとなり、電流
源３に相当する電流を流し込むので、差動アンプ
２がオンとなり、サンプル情報がＱ１コレクタの
コンデンサＣ（30pF程度）においてホールドされ
ている。このとき既述のようにトランジスタＱ
１，Ｑ２のベース入力の振巾が制限（クリツプ）
されているから、トランジスタＱ１，Ｑ２が微小
電流で動作されるように設計されていても、共通
エミツタにおける浮遊容量CCSの充放電電流がＱ
１，Ｑ２のコレクタ電位に与える影響は少ない。
バースト区間では、トランジスタＱ１８がオフ
になり、差動アンプ２が動作状態となつて、誤差
アンプ８の出力についての積分（サンプリング）
が行われ、誤差情報が電荷の形でコンデンサＣに
蓄積される。
になり、差動アンプ２が動作状態となつて、誤差
アンプ８の出力についての積分（サンプリング）
が行われ、誤差情報が電荷の形でコンデンサＣに
蓄積される。
コンデンサＣの一端におけるサンプルホールド
出力は、トランジスタＱ１９，Ｑ２０，Ｑ２１の
エミツタホロワを介してDCシフト回路１を構成
する差動アンプ７のトランジスタＱ１２に負帰還
され、入力ビデオ信号のペデスタルレベルと基準
電圧Vrとが一致するようにレベル制御が行われ
る。即ち、第４図の誤差アンプ８においてペデス
タルレベルがVrよりも高ければ、差動アンプ２
のＱ１のベース電位が下り、Ｑ２のベース電位が
上がる。よつてＱ１のコレクタ電流は減つてコン
デンサＣの端子電圧は上昇する。するとDCシフ
ト回路１のトランジスタＱ１２のベースも上昇す
るから、Ｑ１２のコレクタ電位は低下し、ペデス
タル電位は低下する。この制御ループの動作は、
ペデスタル＝Vrになつて安定する。
出力は、トランジスタＱ１９，Ｑ２０，Ｑ２１の
エミツタホロワを介してDCシフト回路１を構成
する差動アンプ７のトランジスタＱ１２に負帰還
され、入力ビデオ信号のペデスタルレベルと基準
電圧Vrとが一致するようにレベル制御が行われ
る。即ち、第４図の誤差アンプ８においてペデス
タルレベルがVrよりも高ければ、差動アンプ２
のＱ１のベース電位が下り、Ｑ２のベース電位が
上がる。よつてＱ１のコレクタ電流は減つてコン
デンサＣの端子電圧は上昇する。するとDCシフ
ト回路１のトランジスタＱ１２のベースも上昇す
るから、Ｑ１２のコレクタ電位は低下し、ペデス
タル電位は低下する。この制御ループの動作は、
ペデスタル＝Vrになつて安定する。
発明の効果
本発明は上述の如く、入力レベルとクランプす
べき基準レベルとを比較して誤差分をサンプルホ
ールドし、ホールド値に基いて入力のDCレベル
を制御するようにしたクランプ回路において、リ
ミツター回路を設けてサンプルホールド回路への
入力振巾を制御するようにしたものである。従つ
て本発明によれば、ホールドコンデンサを含めて
クランプ回路をIC化したときに、IC内に形成で
きるコンデンサ容量値が微小である故に、サンプ
ルホールド回路を構成する差動アンプの動作電流
を低減して等価的積分時定数を大きくしなければ
ならない様な場合でも、従来の如くに回路に付随
する電極・リードの浮遊容量や素子の接合容量等
の影響を受け易くなつて、ホールド区間において
サンプルホールド回路への大振巾信号やノイズに
よつてホールド値が変化することが無く、サンプ
ルホールド値に基ずく正確なクランプ動作を行わ
せることができる。
べき基準レベルとを比較して誤差分をサンプルホ
ールドし、ホールド値に基いて入力のDCレベル
を制御するようにしたクランプ回路において、リ
ミツター回路を設けてサンプルホールド回路への
入力振巾を制御するようにしたものである。従つ
て本発明によれば、ホールドコンデンサを含めて
クランプ回路をIC化したときに、IC内に形成で
きるコンデンサ容量値が微小である故に、サンプ
ルホールド回路を構成する差動アンプの動作電流
を低減して等価的積分時定数を大きくしなければ
ならない様な場合でも、従来の如くに回路に付随
する電極・リードの浮遊容量や素子の接合容量等
の影響を受け易くなつて、ホールド区間において
サンプルホールド回路への大振巾信号やノイズに
よつてホールド値が変化することが無く、サンプ
ルホールド値に基ずく正確なクランプ動作を行わ
せることができる。
第１図は従来のクランプ回路の回路図、第２図
は第１図の要部の回路図、第３図は本発明の原理
的構成を示すクランプ回路の概略回路図、第４図
は本発明を適用したクランプ回路の具体的実施例
を示す回路図、第５図はクランプすべき映像信号
の波形図である。 なお図面に用いられた符号において、１……
DCシフト回路、２，７……差動アンプ、３……
電流源、４……サンプルホールドスイツチ、６…
…リミツター回路、８……誤差アンプ、Ｃ……サ
ンプルホールドコンデンサ、BF……バーストフ
ラグパルスである。
は第１図の要部の回路図、第３図は本発明の原理
的構成を示すクランプ回路の概略回路図、第４図
は本発明を適用したクランプ回路の具体的実施例
を示す回路図、第５図はクランプすべき映像信号
の波形図である。 なお図面に用いられた符号において、１……
DCシフト回路、２，７……差動アンプ、３……
電流源、４……サンプルホールドスイツチ、６…
…リミツター回路、８……誤差アンプ、Ｃ……サ
ンプルホールドコンデンサ、BF……バーストフ
ラグパルスである。
Claims (1)
- 【特許請求の範囲】 １ 入力信号のDCレベルを変化させるDCシフト
回路と、このDCシフト回路の出力のDCレベルと
クランプすべき基準レベルとを比較する差動アン
プとその出力に結合されたホールドコンデンサか
ら成り、入力信号の所定区間における誤差分をサ
ンプルホールドするサンプルホールド回路と、こ
のサンプルホールド回路の出力を上記DCシフト
回路に帰還する帰還回路とから成るクランプ回路
において、 上記サンプルホールド回路への入力信号の振巾
を制限するリミツター回路を設けると共に上記サ
ンプルホールド回路の上記ホールドコンデンサを
小容量として、微少電流で上記サンプルホールド
回路の差動アンプを電流駆動することを特徴とす
るクランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242872A JPS60134565A (ja) | 1983-12-22 | 1983-12-22 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242872A JPS60134565A (ja) | 1983-12-22 | 1983-12-22 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134565A JPS60134565A (ja) | 1985-07-17 |
| JPH058623B2 true JPH058623B2 (ja) | 1993-02-02 |
Family
ID=17095491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242872A Granted JPS60134565A (ja) | 1983-12-22 | 1983-12-22 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134565A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282873A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 入力信号レベル調整装置 |
-
1983
- 1983-12-22 JP JP58242872A patent/JPS60134565A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134565A (ja) | 1985-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |