JPH06101237B2 - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
- Publication number
- JPH06101237B2 JPH06101237B2 JP62234563A JP23456387A JPH06101237B2 JP H06101237 B2 JPH06101237 B2 JP H06101237B2 JP 62234563 A JP62234563 A JP 62234563A JP 23456387 A JP23456387 A JP 23456387A JP H06101237 B2 JPH06101237 B2 JP H06101237B2
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- transistor
- current source
- switch
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、たとえば、差動増幅器の入出力端子間に設
置したホールド用キャパシタに、サンプル・ホールドす
べき入力信号を加えてそのサンプル・ホールドを行うサ
ンプル・ホールド回路に関する。
置したホールド用キャパシタに、サンプル・ホールドす
べき入力信号を加えてそのサンプル・ホールドを行うサ
ンプル・ホールド回路に関する。
従来、サンプル・ホールド回路には、第５図に示すよう
に、増幅手段としてたとえば、差動増幅器２の負入力端
子とその出力端子との間にホールド用キャパシタ４、差
動増幅器２の負入力端子側にサンプリング信号SHで制御
されるスイッチ６を設置するとともに、抵抗８、10によ
って帰還回路を構成したものがある。この場合、差動増
幅器２の正入力端子側には、バイアス回路から特定の正
電圧からなるバイアス電圧VBが加えられている。
に、増幅手段としてたとえば、差動増幅器２の負入力端
子とその出力端子との間にホールド用キャパシタ４、差
動増幅器２の負入力端子側にサンプリング信号SHで制御
されるスイッチ６を設置するとともに、抵抗８、10によ
って帰還回路を構成したものがある。この場合、差動増
幅器２の正入力端子側には、バイアス回路から特定の正
電圧からなるバイアス電圧VBが加えられている。
このようなサンプル・ホールド回路では、入力端子12に
サンプル・ホールドすべき入力信号VINが加えられ、ス
イッチ６はサンプリング信号SHによって一定の時間間隔
で導通状態に制御される。そこで、サンプリング時、キ
ャパシタ４のホールド電圧と、入力信号VINとが突き合
わされてレベル比較が行われ、その大小関係からキャパ
シタ４は充電状態または放電状態となる。この結果、サ
ンプリング時の入力信号VINがサンプリングされるとと
もに、次のサンプリング時までホールド電圧としてホー
ルド用キャパシタ４に保持される。この結果、そのホー
ルド電圧が出力端子14からサンプル・ホールド出力電圧
VOUTとして取り出されるのである。
サンプル・ホールドすべき入力信号VINが加えられ、ス
イッチ６はサンプリング信号SHによって一定の時間間隔
で導通状態に制御される。そこで、サンプリング時、キ
ャパシタ４のホールド電圧と、入力信号VINとが突き合
わされてレベル比較が行われ、その大小関係からキャパ
シタ４は充電状態または放電状態となる。この結果、サ
ンプリング時の入力信号VINがサンプリングされるとと
もに、次のサンプリング時までホールド電圧としてホー
ルド用キャパシタ４に保持される。この結果、そのホー
ルド電圧が出力端子14からサンプル・ホールド出力電圧
VOUTとして取り出されるのである。
ところで、このサンプル・ホールド回路では、従来、ス
イッチ６がバイポーラトランジスタによって構成された
場合、その回路構成が複雑になり、しかも、応答速度が
遅くなるなどの欠点があった。
イッチ６がバイポーラトランジスタによって構成された
場合、その回路構成が複雑になり、しかも、応答速度が
遅くなるなどの欠点があった。
また、スイッチ６にＣ−MOSスイッチを用いたもので
は、サンプル・ホールド回路の応答速度が抵抗８、10お
よびホールド用キャパシタ４によって決定されるので、
抵抗８、10の抵抗値およびホールド用キャパシタ４の容
量値を大きくすることができないため、サンプル・ホー
ルドの精度が低く、また精度を高めるために抵抗８、10
の抵抗値およびホールド用キャパシタ４の容量値を大き
くすると、応答速度が遅くなるという欠点があった。
は、サンプル・ホールド回路の応答速度が抵抗８、10お
よびホールド用キャパシタ４によって決定されるので、
抵抗８、10の抵抗値およびホールド用キャパシタ４の容
量値を大きくすることができないため、サンプル・ホー
ルドの精度が低く、また精度を高めるために抵抗８、10
の抵抗値およびホールド用キャパシタ４の容量値を大き
くすると、応答速度が遅くなるという欠点があった。
そこで、この発明は、バイポーラトランジスタで構成の
簡略化を実現するとともに、サンプル・ホールドの応答
速度の高速化および高精度化を図ったものである。
簡略化を実現するとともに、サンプル・ホールドの応答
速度の高速化および高精度化を図ったものである。
この発明のサンプル・ホールド回路は、第１図に例示す
るように、定電流を流し出す第１の定電流源22と、定電
流を引き込む第２の定電流源26と、前記第１の定電流源
に直列に接続されてサンプリング信号により開閉する第
１のスイッチ20と、前記第２の定電流源に直列に接続さ
れて前記サンプリング信号により開閉する第２のスイッ
チ24と、前記第１のスイッチを介して前記第１の定電流
源に直列に接続され、ベースにサンプル・ホールドすべ
き入力信号を受けて導通し、前記第１の定電流源からの
定電流の電流経路を成す第１のトランジスタ16と、前記
第２のスイッチを介して前記第２の定電流源に直列に接
続され、ベースにサンプル・ホールドすべき入力信号を
受けて導通し、前記第２の定電流源が定電流を引き込む
電流経路を成す第２のトランジスタ18と、ベースに前記
第１のスイッチを介して前記第１の定電流源が接続され
るとともに、一定のバイアス電圧が設定され、前記第１
のスイッチが導通したとき、前記第１のトランジスタの
非導通時に前記第１の定電流源からベース電流が供給さ
れる第３のトランジスタ30と、この第３のトランジスタ
に第１及び第２の抵抗34、36からなる直列回路を介して
直列に接続され、ベースに前記第２のスイッチを介して
前記第２の定電流源が接続されるとともに一定のバイア
ス電圧VBが設定され、前記第２のスイッチが導通したと
き、前記第２のトランジスタの非導通時に前記第２の定
電流源によってベース電流が供給される第４のトランジ
スタ32と、前記第１及び第２の抵抗の接続点から逆相入
力が加えられるとともに、正相入力側に一定のバイアス
電圧が設定され、出力側に前記入力信号が加えられる差
動増幅器２と、この差動増幅器の逆相入力側と出力側と
の間に接続されて前記第３のトランジスタを通して充電
回路、前記第４のトランジスタを通して放電回路が形成
され、ホールド電圧と前記入力信号のレベルとの大小関
係から充電状態又は放電状態に置かれて前記サンプリン
グパルスに同期して入力信号のレベルを前記ホールド電
圧として保持するホールド用キャパシタ４とを備えたこ
とを特徴とする。
るように、定電流を流し出す第１の定電流源22と、定電
流を引き込む第２の定電流源26と、前記第１の定電流源
に直列に接続されてサンプリング信号により開閉する第
１のスイッチ20と、前記第２の定電流源に直列に接続さ
れて前記サンプリング信号により開閉する第２のスイッ
チ24と、前記第１のスイッチを介して前記第１の定電流
源に直列に接続され、ベースにサンプル・ホールドすべ
き入力信号を受けて導通し、前記第１の定電流源からの
定電流の電流経路を成す第１のトランジスタ16と、前記
第２のスイッチを介して前記第２の定電流源に直列に接
続され、ベースにサンプル・ホールドすべき入力信号を
受けて導通し、前記第２の定電流源が定電流を引き込む
電流経路を成す第２のトランジスタ18と、ベースに前記
第１のスイッチを介して前記第１の定電流源が接続され
るとともに、一定のバイアス電圧が設定され、前記第１
のスイッチが導通したとき、前記第１のトランジスタの
非導通時に前記第１の定電流源からベース電流が供給さ
れる第３のトランジスタ30と、この第３のトランジスタ
に第１及び第２の抵抗34、36からなる直列回路を介して
直列に接続され、ベースに前記第２のスイッチを介して
前記第２の定電流源が接続されるとともに一定のバイア
ス電圧VBが設定され、前記第２のスイッチが導通したと
き、前記第２のトランジスタの非導通時に前記第２の定
電流源によってベース電流が供給される第４のトランジ
スタ32と、前記第１及び第２の抵抗の接続点から逆相入
力が加えられるとともに、正相入力側に一定のバイアス
電圧が設定され、出力側に前記入力信号が加えられる差
動増幅器２と、この差動増幅器の逆相入力側と出力側と
の間に接続されて前記第３のトランジスタを通して充電
回路、前記第４のトランジスタを通して放電回路が形成
され、ホールド電圧と前記入力信号のレベルとの大小関
係から充電状態又は放電状態に置かれて前記サンプリン
グパルスに同期して入力信号のレベルを前記ホールド電
圧として保持するホールド用キャパシタ４とを備えたこ
とを特徴とする。
サンプル・ホールドすべき入力信号VINは、ホールド用
キャパシタ４に保持されているホールド電圧VHと突き合
わされて、その差電圧が第１および第２のトランジスタ
16、18に加えられる。また、スイッチ20、24は、サンプ
リング信号SHによって導通区間（サンプリング時間
TSH）が制御される。
キャパシタ４に保持されているホールド電圧VHと突き合
わされて、その差電圧が第１および第２のトランジスタ
16、18に加えられる。また、スイッチ20、24は、サンプ
リング信号SHによって導通区間（サンプリング時間
TSH）が制御される。
サンプリング時間TSHにおいて、入力信号VINのレベルが
ホールド電圧VHより大きいとき（正の差電圧＋ΔＶ）、
第１のトランジスタ16が非導通となり、第３のトランジ
スタ30に定電流源22から定電流Ｉが流れる。この定電流
Ｉに応じてトランジスタ30が導通してホールド用キャパ
シタ４の充電回路を構成し、トランジスタ30を通じてホ
ールド用キャパシタ４が充電される。この充電によっ
て、ホールド電圧VHが入力信号VINのレベルと等しい値
になる。
ホールド電圧VHより大きいとき（正の差電圧＋ΔＶ）、
第１のトランジスタ16が非導通となり、第３のトランジ
スタ30に定電流源22から定電流Ｉが流れる。この定電流
Ｉに応じてトランジスタ30が導通してホールド用キャパ
シタ４の充電回路を構成し、トランジスタ30を通じてホ
ールド用キャパシタ４が充電される。この充電によっ
て、ホールド電圧VHが入力信号VINのレベルと等しい値
になる。
また、サンプリング時間TSHにおいて、入力信号VINのレ
ベルがホールド電圧VHより小さいとき（負の差電圧−Δ
Ｖ）、第２のトランジスタ18が非導通となり、第４のト
ランジスタ32に定電流源26から定電流Ｉが流れる。この
定電流Ｉに応じてトランジスタ32が導通してホールド用
キャパシタ４の放電回路を構成し、トランジスタ32を通
じてホールド用キャパシタ４を放電させる。この放電に
よって、ホールド電圧VHが入力信号VINのレベルと等し
い値になる。
ベルがホールド電圧VHより小さいとき（負の差電圧−Δ
Ｖ）、第２のトランジスタ18が非導通となり、第４のト
ランジスタ32に定電流源26から定電流Ｉが流れる。この
定電流Ｉに応じてトランジスタ32が導通してホールド用
キャパシタ４の放電回路を構成し、トランジスタ32を通
じてホールド用キャパシタ４を放電させる。この放電に
よって、ホールド電圧VHが入力信号VINのレベルと等し
い値になる。
このようなサンプリング信号SHに応じたトランジスタ3
0、32の導通に応じて、ホールド電圧VHと入力信号VINの
大小関係に基づくホールド用キャパシタ４の充放電によ
り、ホールド用キャパシタ４には、サンプリング時間T
SHにおける入力信号VINが保持されるのである。
0、32の導通に応じて、ホールド電圧VHと入力信号VINの
大小関係に基づくホールド用キャパシタ４の充放電によ
り、ホールド用キャパシタ４には、サンプリング時間T
SHにおける入力信号VINが保持されるのである。
第１図は、この発明のサンプル・ホールド回路の実施例
を示す。
を示す。
第１の入力端子12には、増幅手段としてたとえば、差動
増幅器２の負入力、出力端子間に接続されたホールド用
キャパシタ４に保持すべき入力信号VINが加えられ、第
１および第２のトランジスタ16、18のベースには、抵抗
８を通して入力信号VINが加えられるとともに、ホール
ド用キャパシタ４に保持されているホールド電圧VHが抵
抗10を通して加えられる。すなわち、トランジスタ16、
18のベースには、入力信号VINとホールド電圧VHとが突
き合わされて、抵抗８、10の比率に応じた両者の差電圧
±ΔＶ（＝VIN−VH）が加えられる。この場合、トラン
ジスタ16はPNP型トランジスタ、トランジスタ18はNPN型
トランジスタを以て構成されており、入力信号VINのレ
ベルがホールド電圧VHより大きいとき（＋ΔＶ）には、
トランジスタ16が非導通、入力信号VINのレベルがホー
ルド電圧VHより小さいとき（−ΔＶ）にはトランジスタ
18が非導通となる。
増幅器２の負入力、出力端子間に接続されたホールド用
キャパシタ４に保持すべき入力信号VINが加えられ、第
１および第２のトランジスタ16、18のベースには、抵抗
８を通して入力信号VINが加えられるとともに、ホール
ド用キャパシタ４に保持されているホールド電圧VHが抵
抗10を通して加えられる。すなわち、トランジスタ16、
18のベースには、入力信号VINとホールド電圧VHとが突
き合わされて、抵抗８、10の比率に応じた両者の差電圧
±ΔＶ（＝VIN−VH）が加えられる。この場合、トラン
ジスタ16はPNP型トランジスタ、トランジスタ18はNPN型
トランジスタを以て構成されており、入力信号VINのレ
ベルがホールド電圧VHより大きいとき（＋ΔＶ）には、
トランジスタ16が非導通、入力信号VINのレベルがホー
ルド電圧VHより小さいとき（−ΔＶ）にはトランジスタ
18が非導通となる。
トランジスタ16のエミッタ側には、第１のスイッチ20を
介して第１の定電流源22が設置され、また、トランジス
タ18のエミッタ側には、第２のスイッチ24を介して第２
の定電流源26が設置されている。各スイッチ20、24は、
第２の入力端子28に加えられるサンプリング信号SHのサ
ンプリング時間TSHで接点a2、b2側に閉じられる。
介して第１の定電流源22が設置され、また、トランジス
タ18のエミッタ側には、第２のスイッチ24を介して第２
の定電流源26が設置されている。各スイッチ20、24は、
第２の入力端子28に加えられるサンプリング信号SHのサ
ンプリング時間TSHで接点a2、b2側に閉じられる。
そして、トランジスタ16のエミッタには第３のトランジ
スタ30のベース、トランジスタ18のエミッタには第４の
トランジスタ32のベースがそれぞれ接続され、各トラン
ジスタ30、32は、それぞれエミッタ側に抵抗34、36を介
在させて直列に接続されている。また、トランジスタ30
のコレクタは正電源Vccに接続されているとともに、ト
ランジスタ32のコレクタは接地され、各トランジスタ3
0、32のベースには、抵抗38、40の接続点を通じて一定
のバイアス電圧VBが電圧源から加えられている。この場
合、トランジスタ30はNPN型トランジスタ、トランジス
タ32はPNP型トランジスタを以て構成されている。
スタ30のベース、トランジスタ18のエミッタには第４の
トランジスタ32のベースがそれぞれ接続され、各トラン
ジスタ30、32は、それぞれエミッタ側に抵抗34、36を介
在させて直列に接続されている。また、トランジスタ30
のコレクタは正電源Vccに接続されているとともに、ト
ランジスタ32のコレクタは接地され、各トランジスタ3
0、32のベースには、抵抗38、40の接続点を通じて一定
のバイアス電圧VBが電圧源から加えられている。この場
合、トランジスタ30はNPN型トランジスタ、トランジス
タ32はPNP型トランジスタを以て構成されている。
抵抗34、36の中間接続点には、差動増幅器２の負入力端
子およびホールド用キャパシタ４が接続され、ホールド
用キャパシタ４のホールド電圧VHがサンプル・ホールド
出力として出力端子14から取り出される。
子およびホールド用キャパシタ４が接続され、ホールド
用キャパシタ４のホールド電圧VHがサンプル・ホールド
出力として出力端子14から取り出される。
このようなサンプル・ホールド回路において、入力端子
12に入力信号VIN、入力端子28にサンプリング信号SHが
加えられると、スイッチ20、24は、サンプリング信号SH
によって開閉が制御され、サンプリング時間TSHに、接
点a1、b1側から接点a2、b2側に閉じられる。
12に入力信号VIN、入力端子28にサンプリング信号SHが
加えられると、スイッチ20、24は、サンプリング信号SH
によって開閉が制御され、サンプリング時間TSHに、接
点a1、b1側から接点a2、b2側に閉じられる。
サンプリング時間TSHにおいて、入力信号VINのレベルが
ホールド電圧VHより大きいとき（正の差電圧＋ΔＶ）、
トランジスタ16が非導通となり、トランジスタ30のベー
スに定電流源22から定電流Ｉが流れる。この定電流Ｉに
応じてトランジスタ30が導通してホールド用キャパシタ
４の充電回路を成し、トランジスタ30を通じてホールド
用キャパシタ４が充電される。この充電によって、ホー
ルド電圧VHが入力信号VINのレベルと等しい値になる。
ホールド電圧VHより大きいとき（正の差電圧＋ΔＶ）、
トランジスタ16が非導通となり、トランジスタ30のベー
スに定電流源22から定電流Ｉが流れる。この定電流Ｉに
応じてトランジスタ30が導通してホールド用キャパシタ
４の充電回路を成し、トランジスタ30を通じてホールド
用キャパシタ４が充電される。この充電によって、ホー
ルド電圧VHが入力信号VINのレベルと等しい値になる。
また、サンプリング時間TSHにおいて、入力信号VINのレ
ベルがホールド電圧VHより小さいとき（負の差電圧−Δ
Ｖ）、トランジスタ30に代わってトランジスタ32が非導
通となり、定電流源26に定電流Ｉがトランジスタ32から
引き込まれる。この定電流Ｉに応じてトランジスタ32が
導通してホールド用キャパシタ４の放電回路を成し、ト
ランジスタ32を通じてホールド用キャパシタ４を放電さ
せる。この放電によって、ホールド電圧VHが入力信号V
INのレベルと等しい値になる。
ベルがホールド電圧VHより小さいとき（負の差電圧−Δ
Ｖ）、トランジスタ30に代わってトランジスタ32が非導
通となり、定電流源26に定電流Ｉがトランジスタ32から
引き込まれる。この定電流Ｉに応じてトランジスタ32が
導通してホールド用キャパシタ４の放電回路を成し、ト
ランジスタ32を通じてホールド用キャパシタ４を放電さ
せる。この放電によって、ホールド電圧VHが入力信号V
INのレベルと等しい値になる。
このようなサンプリング信号SHによるトランジスタ30、
32の導通に応じて、ホールド電圧VHと入力信号VINの大
小関係に基づくホールド用キャパシタ４の充放電によ
り、ホールド用キャパシタ４には、サンプリング時間T
SHにおける入力信号VINが保持されるのである。
32の導通に応じて、ホールド電圧VHと入力信号VINの大
小関係に基づくホールド用キャパシタ４の充放電によ
り、ホールド用キャパシタ４には、サンプリング時間T
SHにおける入力信号VINが保持されるのである。
次に、このサンプル・ホールド回路の動作を第２図に示
した動作波形を参照して説明する。
した動作波形を参照して説明する。
入力端子12に第２図のＡに示す入力信号VIN、入力端子2
8に第２図のＢに示すサンプリング信号SHが加えられた
場合、サンプリング信号SHのパルス幅がサンプリング時
間TSHとなる。
8に第２図のＢに示すサンプリング信号SHが加えられた
場合、サンプリング信号SHのパルス幅がサンプリング時
間TSHとなる。
そして、抵抗８、10からなる帰還回路のため、トランジ
スタ16、18のベースには、第２図のＣに示すように、入
力信号VINに対応してサンプリング時間TSHでバイアス電
圧VBとなる差電圧±ΔＶが生じる。この差電圧±ΔＶの
値は、入力信号VIN、ホールド電圧VHおよび抵抗８、10
の抵抗比によって定まる。
スタ16、18のベースには、第２図のＣに示すように、入
力信号VINに対応してサンプリング時間TSHでバイアス電
圧VBとなる差電圧±ΔＶが生じる。この差電圧±ΔＶの
値は、入力信号VIN、ホールド電圧VHおよび抵抗８、10
の抵抗比によって定まる。
また、サンプリング信号SHによって、スイッチ20が接点
a1側から接点a2側に閉じ、同時に、スイッチ24が接点a1
側から接点a2側に閉じる。このようなサンプリング動作
に応じて、トランジスタ30のベース（Ｄ点）には、第２
図のＤに示すように、バイアス電圧VBを基準にして正方
向に立ち上がる電圧が発生し、トランジスタ32のベース
（Ｅ点）には、第２図のＥに示すように、バイアス電圧
VBを基準にして負方向に降下する電圧が発生する。ま
た、第１および第２の抵抗34、36の中間接続点（Ｆ点）
には、第２図のＦに示すバイアス電圧VBが発生する。
a1側から接点a2側に閉じ、同時に、スイッチ24が接点a1
側から接点a2側に閉じる。このようなサンプリング動作
に応じて、トランジスタ30のベース（Ｄ点）には、第２
図のＤに示すように、バイアス電圧VBを基準にして正方
向に立ち上がる電圧が発生し、トランジスタ32のベース
（Ｅ点）には、第２図のＥに示すように、バイアス電圧
VBを基準にして負方向に降下する電圧が発生する。ま
た、第１および第２の抵抗34、36の中間接続点（Ｆ点）
には、第２図のＦに示すバイアス電圧VBが発生する。
そして、サンプリング時間TSHにおいて、入力信号VINと
ホールド電圧VHとの差電圧±ΔＶに応じてトランジスタ
16、18の導通が制御される結果、ホールド電圧VHが入力
信号VINに到達するまで、トランジスタ30、32を通じて
充電状態または放電状態が維持される。
ホールド電圧VHとの差電圧±ΔＶに応じてトランジスタ
16、18の導通が制御される結果、ホールド電圧VHが入力
信号VINに到達するまで、トランジスタ30、32を通じて
充電状態または放電状態が維持される。
この結果、出力端子14には、第２図のＧに示すように、
サンプリング信号SHに対応して、入力信号VINがサンプ
ル・ホールドされ、入力信号VINとは逆位相関係 にあるサンプル・ホールド出力電圧VOUTが取り出される
のである。
サンプリング信号SHに対応して、入力信号VINがサンプ
ル・ホールドされ、入力信号VINとは逆位相関係 にあるサンプル・ホールド出力電圧VOUTが取り出される
のである。
したがって、このようなサンプル・ホールド回路では、
トランジスタ30、32およびトランジスタ16、18などから
なる回路が、第５図に示した従来のサンプル・ホールド
回路のスイッチ６とは異なり、バッファ回路を成してホ
ールド用キャパシタ４の充電または放電を定電流源22、
26の定電流Ｉを基準にしてトランジスタ16、18を通じて
行うので、ホールド用キャパシタ４の充放電時間の短縮
化を図ることができる。
トランジスタ30、32およびトランジスタ16、18などから
なる回路が、第５図に示した従来のサンプル・ホールド
回路のスイッチ６とは異なり、バッファ回路を成してホ
ールド用キャパシタ４の充電または放電を定電流源22、
26の定電流Ｉを基準にしてトランジスタ16、18を通じて
行うので、ホールド用キャパシタ４の充放電時間の短縮
化を図ることができる。
そして、トランジスタ30、32は、バイポーラトランジス
タを以て構成できるが、その場合、単に、２素子のトラ
ンジスタで構成できるので、回路構成が簡単であるとと
もに、サンプル・ホールド動作を高精度に行うことがで
きる。
タを以て構成できるが、その場合、単に、２素子のトラ
ンジスタで構成できるので、回路構成が簡単であるとと
もに、サンプル・ホールド動作を高精度に行うことがで
きる。
この発明のサンプル・ホールド回路において、他の実施
例としてたとえば、第３図に示すように、差動増幅器２
の負入力端子側に振動防止用インピーダンスとしてたと
えば、抵抗41を挿入すれば、回路のループゲインを調整
でき、リンギングを防止できる。
例としてたとえば、第３図に示すように、差動増幅器２
の負入力端子側に振動防止用インピーダンスとしてたと
えば、抵抗41を挿入すれば、回路のループゲインを調整
でき、リンギングを防止できる。
また、この発明のサンプル・ホールド回路では、第４図
に示すように、差動増幅器２がトランジスタ42、44、4
6、48、定電流源50および抵抗52、54を以て構成された
場合、その負入力端子側のトランジスタ42側にベース電
荷吸収防止回路３を設置してもよい。差動増幅器２の定
電流源50に定電流Ｉが流れると、トランジスタ42には、
その２分の１の定電流I/2が流れ、そのベース電流は、
その電流増幅率βで除算した値I/2βとなる。
に示すように、差動増幅器２がトランジスタ42、44、4
6、48、定電流源50および抵抗52、54を以て構成された
場合、その負入力端子側のトランジスタ42側にベース電
荷吸収防止回路３を設置してもよい。差動増幅器２の定
電流源50に定電流Ｉが流れると、トランジスタ42には、
その２分の１の定電流I/2が流れ、そのベース電流は、
その電流増幅率βで除算した値I/2βとなる。
そこで、ベース電荷吸収防止回路３では、トランジスタ
42と等価なトランジスタ420を設置して定電流源56を以
て定電流I/2を流し、そのときのベース電流I/2βを検出
し、この電流I/2βをトランジスタ58、60からなる第１
のカレントミラー回路61、トランジスタ62、64からなる
第２のカレントミラー回路65を通じてトランジスタ42の
ベースに流すことにより、トランジスタ42に流れるベー
ス電流I/2βを補償する。この結果、ホールド用キャパ
シタ４からトランジスタ42のベースにベース電流として
吸収される電荷を防止でき、より精度の高いサンプル・
ホールドを実現することができる。
42と等価なトランジスタ420を設置して定電流源56を以
て定電流I/2を流し、そのときのベース電流I/2βを検出
し、この電流I/2βをトランジスタ58、60からなる第１
のカレントミラー回路61、トランジスタ62、64からなる
第２のカレントミラー回路65を通じてトランジスタ42の
ベースに流すことにより、トランジスタ42に流れるベー
ス電流I/2βを補償する。この結果、ホールド用キャパ
シタ４からトランジスタ42のベースにベース電流として
吸収される電荷を防止でき、より精度の高いサンプル・
ホールドを実現することができる。
なお、各実施例の差動増幅器２は、演算増幅器など他の
増幅手段に置換しても同様の効果が期待できる。
増幅手段に置換しても同様の効果が期待できる。
この発明によれば、従来のスイッチに代えてバッファ構
成となるスイッチング回路を以て入力信号とホールド電
圧との比較、その比較に基づくホールド用キャパシタの
充放電を行わせるので、充放電時間の短縮化とともに、
バイポーラトランジスタを以て回路構成の簡略化を図
り、精度の高いサンプル・ホールドを実現できる。
成となるスイッチング回路を以て入力信号とホールド電
圧との比較、その比較に基づくホールド用キャパシタの
充放電を行わせるので、充放電時間の短縮化とともに、
バイポーラトランジスタを以て回路構成の簡略化を図
り、精度の高いサンプル・ホールドを実現できる。
第１図はこの発明のサンプル・ホールド回路の実施例を
示す回路図、第２図は第１図に示したサンプル・ホール
ド回路の各部の動作波形を示す図、第３図は第１図に示
したサンプル・ホールド回路の変形例を示す回路図、第
４図は差動増幅器におけるトランジスタのベース電荷吸
収防止回路を付加したサンプル・ホールド回路の具体的
な実施例を示す回路図、第５図は従来のサンプル・ホー
ルド回路を示す回路図である。 ２……差動増幅器 ４……ホールド用キャパシタ 16……第１のトランジスタ 18……第２のトランジスタ 20……第１のスイッチ 22……第１の定電流源 24……第２のスイッチ 26……第２の定電流源 30……第３のトランジスタ 32……第４のトランジスタ 34……第１の抵抗 36……第２の抵抗
示す回路図、第２図は第１図に示したサンプル・ホール
ド回路の各部の動作波形を示す図、第３図は第１図に示
したサンプル・ホールド回路の変形例を示す回路図、第
４図は差動増幅器におけるトランジスタのベース電荷吸
収防止回路を付加したサンプル・ホールド回路の具体的
な実施例を示す回路図、第５図は従来のサンプル・ホー
ルド回路を示す回路図である。 ２……差動増幅器 ４……ホールド用キャパシタ 16……第１のトランジスタ 18……第２のトランジスタ 20……第１のスイッチ 22……第１の定電流源 24……第２のスイッチ 26……第２の定電流源 30……第３のトランジスタ 32……第４のトランジスタ 34……第１の抵抗 36……第２の抵抗
Claims (1)
- 【請求項１】定電流を流し出す第１の定電流源と、 定電流を引き込む第２の定電流源と、 前記第１の定電流源に直列に接続されてサンプリング信
号により開閉する第１のスイッチと、 前記第２の定電流源に直列に接続されて前記サンプリン
グ信号により開閉する第２のスイッチと、 前記第１のスイッチを介して前記第１の定電流源に直列
に接続され、ベースにサンプル・ホールドすべき入力信
号を受けて導通し、前記第１の定電流源からの定電流の
電流経路を成す第１のトランジスタと、 前記第２のスイッチを介して前記第２の定電流源に直列
に接続され、ベースにサンプル・ホールドすべき入力信
号を受けて導通し、前記第２の定電流源が定電流を引き
込む電流経路を成す第２のトランジスタと、 ベースに前記第１のスイッチを介して前記第１の定電流
源が接続されるとともに、一定のバイアス電圧が設定さ
れ、前記第１のスイッチが導通したとき、前記第１のト
ランジスタの非導通時に前記第１の定電流源からベース
電流が供給される第３のトランジスタと、 この第３のトランジスタに第１及び第２の抵抗からなる
直列回路を介して直列に接続され、ベースに前記第２の
スイッチを介して前記第２の定電流源が接続されるとと
もに一定のバイアス電圧が設定され、前記第２のスイッ
チが導通したとき、前記第２のトランジスタの非導通時
に前記第２の定電流源によってベース電流が供給される
第４のトランジスタと、 前記第１及び第２の抵抗の接続点から逆相入力が加えら
れるとともに、正相入力側に一定のバイアス電圧が設定
され、出力側に前記入力信号が加えられる差動増幅器
と、 この差動増幅器の逆相入力側と出力側との間に接続され
て前記第３のトランジスタを通して充電回路、前記第４
のトランジスタを通して放電回路が形成され、ホールド
電圧と前記入力信号のレベルとの大小関係から充電状態
又は放電状態に置かれて前記サンプリングパルスに同期
して入力信号のレベルを前記ホールド電圧として保持す
るホールド用キャパシタと、 を備えたことを特徴とするサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234563A JPH06101237B2 (ja) | 1987-09-18 | 1987-09-18 | サンプル・ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234563A JPH06101237B2 (ja) | 1987-09-18 | 1987-09-18 | サンプル・ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476595A JPS6476595A (en) | 1989-03-22 |
| JPH06101237B2 true JPH06101237B2 (ja) | 1994-12-12 |
Family
ID=16972975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62234563A Expired - Lifetime JPH06101237B2 (ja) | 1987-09-18 | 1987-09-18 | サンプル・ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101237B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222966A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | サンプル・ホールド回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031130B2 (ja) * | 1976-10-08 | 1985-07-20 | 日本電気株式会社 | サンプル・ホ−ルド回路 |
-
1987
- 1987-09-18 JP JP62234563A patent/JPH06101237B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476595A (en) | 1989-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4783602A (en) | Operational transconductance amplifier for use in sample-and-hold circuits and the like | |
| JP2883953B2 (ja) | 弛張発振器 | |
| US4602172A (en) | High input impedance circuit | |
| JPS6221447B2 (ja) | ||
| EP0144759B1 (en) | Sample and hold circuit | |
| US4559457A (en) | Sampling circuit | |
| JPH09306193A (ja) | サンプルホールド回路 | |
| JPH071637B2 (ja) | サンプル・ホールド回路 | |
| JPH1092190A (ja) | 追跡および保持回路 | |
| KR910009559B1 (ko) | 샘플 홀드 회로 | |
| EP0113975B1 (en) | Controllable sweep generator | |
| JPH0445199Y2 (ja) | ||
| JPS61263305A (ja) | ヒステリシスコンパレ−タ | |
| JP2591320B2 (ja) | 半導体集積回路 | |
| JPH0721959B2 (ja) | サンプルホールド回路 | |
| JP3073619B2 (ja) | サンプルホールド回路 | |
| SU1267619A1 (ru) | Аналого-цифровой преобразователь | |
| JP2522084B2 (ja) | サンプルホ―ルド回路 | |
| JPH0562842B2 (ja) | ||
| JP2706813B2 (ja) | トラックホールドアンプ | |
| SU982096A1 (ru) | Устройство дл хранени и выборки информации | |
| JP2550416B2 (ja) | クランプ回路 | |
| JP2585285B2 (ja) | サンプル・ホ−ルド回路 | |
| CA1130873A (en) | Pulse signal amplifier | |
| SU801249A1 (ru) | Электронный коммутатор |