JPH058653U - マイクロプロセツサ装置 - Google Patents

Abstract

(57)【要約】 【目的】マイクロプロセッサが誤ったアドレスを使用す
る前に、マイクロプロセッサの動作を停止し、誤動作を
未然に防止して信頼性を向上させる。 【構成】マイクロプロセッサは、アドレスバスの未使用
アドレス線を用いて、その上位複数ビット線と次の上位
複数ビット線とにそれぞれ同じ値の制御信号を出力する
制御信号出力プログラムを有し、未使用アドレス線の上
位複数ビット線上の信号をデコードする第１のデコーダ
と、未使用アドレス線の次の上位複数ビット線上の信号
をデコードする第２のデコーダと、第１のデコーダと第
２のデコーダのそれぞれのデコード結果が一致するかど
うかを判定する比較手段とで構成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、マイクロプロセッサと、このマイクロプロセッサが実行する命令を 記憶しておく主メモリや、マイクロプロセッサによって制御される複数の入出力 装置（Ｉ／Ｏ装置）とからなるマイクロプロセッサ装置に関し、更に詳しくは、 アドレスバスやそれらの制御回路の不良等によるマイクロプロセッサの誤動作を 防止して、信頼性を改善させたマイクロプロセッサ装置に関する。

【０００２】

【従来の技術】

従来、この種のマイクロプロセッサ装置において、例えばアドレスバスの不良 などによるアドレスのエラーは、１ビットエラーについては、パリティビットを 付加してパリティチェックを実施することで検出することができるが、２ビット 以上のエラーの場合は検出は不可能で、何等対策が施されていなかった。

【０００３】

【考案が解決しようとする課題】

マイクロプロセッサを用いて構成される各種の装置は、マイクロプロセッサが プログラムに従って種々の仕事を処理するものであり、マイクロプロセッサが誤 動作すると、これによって制御されている各部分に広く影響が及んでしまうとい う課題がある。

【０００４】 本考案は、この様な点に鑑みてなされたもので、アドレスバスやそれらの制御 回路が正常に動作しているかどうか自己診断することにより、誤ったアドレスの 使用によるマイクロプロセッサの誤動作を未然に防止し、信頼性の高いマイクロ プロセッサ装置を実現することを目的とする。

【０００５】

【課題を解決するための手段】

この様な目的を達成する本考案は、 マイクロプロセッサと、このマイクロプロセッサに対してアドレスバスとデー タバスとを介してそれぞれ接続された主メモリ，複数の入出力装置とからなるマ イクロプロセッサ装置であって、 前記マイクロプロセッサは、前記アドレスバスの未使用アドレス線を用いて、 その上位複数ビット線と次の上位複数ビット線とにそれぞれ同じ値の制御信号を 出力する制御信号出力プログラムを有し、 前記未使用アドレス線の上位複数ビット線上の信号をデコードする第１のデコ ーダと、 前記未使用アドレス線の次の上位複数ビット線上の信号をデコードする第２の デコーダと、 第１のデコーダと第２のデコーダのそれぞれのデコード結果が一致するかどう かを判定する比較手段とを設け、 前記比較手段が不一致を検出したとき前記マイクロプロセッサはその動作を停 止することを特徴とするマイクロプロセッサ装置である。

【０００６】

【作用】

マイクロプロセッサは、主メモリやＩ／Ｏ装置にアクセスする場合、制御信号 出力プログラムを実行し、それらを選択する制御信号を未使用アドレス線を用い て、その上位複数ビット線と次の上位複数ビット線とにそれぞれ同じ値の制御信 号（選択信号）を出力する。

【０００７】 第１，第２の各デコーダは、出力された各制御信号をデコードする。 比較手段は、第１，第２の各デコーダでのデコーダ結果を比較し、それらのデ コード結果が一致していればアドレスバスやデコーダなどの制御回路の動作は正 常であるとする。

【０００８】

【実施例】

以下図面を用いて本考案の実施例を詳細に説明する。 図１は、本考案の一実施例を示す構成ブロック図である。図において、１はマ イクロプロセッサ、２はこのマイクロプロセッサ１に対してアドレスバスＡＢと データバスＤＢとをそれぞれ介して接続された主メモリで、マイクロプロセッサ １が実行する命令や各種のプログラム，データなどを記憶している。３はマイク ロプロセッサ１によって制御される入出力装置（Ｉ／Ｏ装置）で、ここでは一つ のブロックのみを示すが、複数個設けられる。これらのＩ／Ｏ装置もマイクロプ ロセッサ１に対してアドレスバスＡＢとデータバスＤＢとを介して接続されてい る。マイクロプロセッサ１は、アドレスバスＡＢの未使用アドレス線（例えばア ドレスバスは全部で２４ビット構成であるとすると、主メモリ２やＩ／Ｏ装置３ はアドレスのＡ１〜Ａ１５を用いる場合、残りの未使用アドレスＡ１６〜Ａ２３ が該当する）の上位複数ビット線（Ａ２０〜Ａ２３）と、次の上位複数ビット線 （Ａ１６〜Ａ１９）とにそれぞれ、同じ値の制御信号（主メモリやＩ／Ｏ装置を 選択するための信号）を出力する制御信号出力プログラム１０を有している。

【０００９】 ４は未使用アドレス線の上位複数ビット線（Ａ２０〜Ａ２３）上の信号をデコ ードする第１のアドレスデコーダ、５は未使用アドレス線の次の上位複数ビット 線（Ａ１６〜Ａ１９）上の信号をデコードする第２のアドレスデコーダである。 これらの各アドレスデコーダは、いずれも同じ構成となっていて、第１のアドレ スデコーダ４のデコード結果が、それぞれ主メモリ２やＩ／Ｏ装置３にそれらを 選択する選択信号として与えられている。６は第１のアドレスデコーダ４と第２ のアドレスデコーダ６のそれぞれのデコード結果を入力し、各デコード結果が一 致するかどうかを判定する比較手段で、この比較手段６が不一致を検出したとき は、マイクロプロセッサ１にエラー信号が印加されるように構成してある。

【００１０】 この様に構成した装置の動作を説明すれば、以下の通りである。 マイクロプロセッサ１は、自分がアクセスしようとする主メモリ２、あるいは Ｉ／Ｏ装置３…に対してそれらに割り付けられている値のアドレス（制御信号） を、アドレス線の上位複数ビット線（Ａ２０〜Ａ２３）と、アドレス線の次の上 位複数ビット線（Ａ１６〜Ａ１９）上にそれぞれ送出する。すると、第１，第２ のアドレスデコーダ４，５は、それぞれ同じ値のアドレスを入力してそれらをデ コードする。第１のアドレスデコーダ４のデコード結果は、主メモリ２、Ｉ／Ｏ 装置３…に与えられ、該当の装置が選択される。比較手段６は、第１，第２のア ドレスデコーダ４，５からのデコード結果を入力し、両結果が一致するか否かを 判断する。

【００１１】 比較の結果、両デコード結果が一致している場合、アドレス線の一部やアドレ スデコーダの動作に異常はないものとし、通常の動作を実行することになる。こ れに対して、両デコード結果が不一致である場合、アドレスバスあるいはアドレ スデコーダに異常があると判断し、マイクロプロセッサ１のＨＬＴ端子にエラー 信号を出力する。これによりマイクロプロセッサ１は、以後の動作を停止する。

【００１２】 なお、以上の説明では、アドレスバスＡＢは２４ビットで構成されていること を想定したが、他のビット構成でもよい。

【００１３】

【考案の効果】

以上詳細に説明したように、本考案によれば、アドレスバスの残りのアドレス 線と、アドレスデコーダとを二重化構成とし、２つのアドレスデコーダのデコー ド結果を比較するようにしたもので、これによりアドレス線やアドレスデコーダ の動作が正常か異常かの診断を、通常のマイクロプロセッサからのアクセス動作 の中で検出できる。従って、マイクロプロセッサが誤ったアドレスを使用する前 に、マイクロプロセッサの動作を停止し、誤動作を未然に防止することが可能で 信頼性を著しく向上できる。

【図面の簡単な説明】

【図１】本考案の一実施例を示す構成ブロック図であ
る。

【符号の説明】

１ マイクロプロセッサ ２ 主メモリ ３ Ｉ／Ｏ装置 ４ 第１のアドレスデコーダ ５ 第２のアドレスデコーダ ６ 比較手段 ＡＢ アドレスバス ＤＢ データバス

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 マイクロプロセッサと、このマイクロプ
   ロセッサに対してアドレスバスとデータバスとを介して
   それぞれ接続された主メモリ，複数の入出力装置とから
   なるマイクロプロセッサ装置であって、 前記マイクロプロセッサは、前記アドレスバスの未使用
   アドレス線を用いて、その上位複数ビット線と次の上位
   複数ビット線とにそれぞれ同じ値の制御信号を出力する
   制御信号出力プログラムを有し、 前記未使用アドレス線の上位複数ビット線上の信号をデ
   コードする第１のデコーダと、 前記未使用アドレス線の次の上位複数ビット線上の信号
   をデコードする第２のデコーダと、 第１のデコーダと第２のデコーダのそれぞれのデコード
   結果が一致するかどうかを判定する比較手段とを設け、 前記比較手段が不一致を検出したとき前記マイクロプロ
   セッサはその動作を停止することを特徴とするマイクロ
   プロセッサ装置。