JPS6127778B2 - - Google Patents
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- Publication number
- JPS6127778B2 JPS6127778B2 JP52144026A JP14402677A JPS6127778B2 JP S6127778 B2 JPS6127778 B2 JP S6127778B2 JP 52144026 A JP52144026 A JP 52144026A JP 14402677 A JP14402677 A JP 14402677A JP S6127778 B2 JPS6127778 B2 JP S6127778B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- central processing
- failure
- interrupt
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセサシステムにおける割
込制御装置に関するものである。
込制御装置に関するものである。
データ処理装置におけるマルチプロセサシステ
ムの構成法としては種々提案されているが、本発
明が対象とするのは、マルチプロセサを構成する
各中央処理装置（以下CPUと略す）が共通に使
用できる共通メモリを持つシステムである。この
ようなシステムにおける割込制御は従来次のよう
な方法で行なわれていた。すなわち、割込発生時
に退避し、また必要時に回復されるプログラムス
テータス語（割込発生時の命冷アドレス、コンデ
イシヨンコード等を含む）や割込原因表示語等を
記憶する領域（以降システムエリアと呼ぶ）を共
通メモリ上に各CPU対応に設けていた。このた
め 、共通メモリにおける各CPUの競合がより
激しくなり処理能力が低下するという問題があつ
た。これを解決するために共通メモリとは別に各
CPU対応に個別メモリを設け、ここにシステム
エリアを設けるという方法がある。このようにす
れば、割込発生に起因する共通メモリの競合によ
る処理能力低下分は軽減される。しかし、この方
式による場合も次のような問題がある。すなわ
ち、あるCPU又はその個別メモリが障害となつ
た時、通常障害割込が発生し、個別メモリのシス
テムエリアにプログラムステークス語等が退避さ
れるが他のCPUが障害CPUの個別メモリを参照
できないため障害内容の分析ができない。
ムの構成法としては種々提案されているが、本発
明が対象とするのは、マルチプロセサを構成する
各中央処理装置（以下CPUと略す）が共通に使
用できる共通メモリを持つシステムである。この
ようなシステムにおける割込制御は従来次のよう
な方法で行なわれていた。すなわち、割込発生時
に退避し、また必要時に回復されるプログラムス
テータス語（割込発生時の命冷アドレス、コンデ
イシヨンコード等を含む）や割込原因表示語等を
記憶する領域（以降システムエリアと呼ぶ）を共
通メモリ上に各CPU対応に設けていた。このた
め 、共通メモリにおける各CPUの競合がより
激しくなり処理能力が低下するという問題があつ
た。これを解決するために共通メモリとは別に各
CPU対応に個別メモリを設け、ここにシステム
エリアを設けるという方法がある。このようにす
れば、割込発生に起因する共通メモリの競合によ
る処理能力低下分は軽減される。しかし、この方
式による場合も次のような問題がある。すなわ
ち、あるCPU又はその個別メモリが障害となつ
た時、通常障害割込が発生し、個別メモリのシス
テムエリアにプログラムステークス語等が退避さ
れるが他のCPUが障害CPUの個別メモリを参照
できないため障害内容の分析ができない。
本発明の目的は上記した従来技術の欠点をなく
し、処理能力の低下を軽減し、かつ障害内容の分
析をも容易とするマルチプロセサシステムにおけ
る割込制御装置を提供するにある。
し、処理能力の低下を軽減し、かつ障害内容の分
析をも容易とするマルチプロセサシステムにおけ
る割込制御装置を提供するにある。
本発明では共通メモリと個別メモリの両方にシ
ステムエリアを設け、障害等の状況によりこれを
適宜切替えて使用することにより、上記目的を達
成している。
ステムエリアを設け、障害等の状況によりこれを
適宜切替えて使用することにより、上記目的を達
成している。
以下図面により本発明の一実施例を説明する。
第１図は本発明の一構成を示すブロツク図であ
り、１は共通メモリ、２０〜２２はCPU、３０
〜３１はCPU２０〜２２にくくりついた個別メ
モリを示す。この例は、CPUが３台のマルチプ
ロセサシステムである。
第１図は本発明の一構成を示すブロツク図であ
り、１は共通メモリ、２０〜２２はCPU、３０
〜３１はCPU２０〜２２にくくりついた個別メ
モリを示す。この例は、CPUが３台のマルチプ
ロセサシステムである。
さて、共通メモリ１には各CPU２０〜２２に
対応してシステムエリアＡ，Ｂ，Ｃが設けられて
おり、個別メモリ３０〜３２にも同様にシステム
エリアA′，B′，C′が設けられている。このよう
な構成のもとで、いま、CPU２０に割込が発生
したとする。CPU２０内では割込制御回路が作
動し、プログラムステータス語等を個別メモリの
システムエリアA′に退避する。割込動作が終了
すると、割込先のプログラムが実行され、それが
終了すると、システムエリアA′の内容をCPU内
の対応するレジスタに回復し、割込前のプログラ
ムに復する。以上が障害以外の割込における動作
であり、従来の割込動作と変る所はない。
対応してシステムエリアＡ，Ｂ，Ｃが設けられて
おり、個別メモリ３０〜３２にも同様にシステム
エリアA′，B′，C′が設けられている。このよう
な構成のもとで、いま、CPU２０に割込が発生
したとする。CPU２０内では割込制御回路が作
動し、プログラムステータス語等を個別メモリの
システムエリアA′に退避する。割込動作が終了
すると、割込先のプログラムが実行され、それが
終了すると、システムエリアA′の内容をCPU内
の対応するレジスタに回復し、割込前のプログラ
ムに復する。以上が障害以外の割込における動作
であり、従来の割込動作と変る所はない。
次に、障害割込が発生した場合を説明する。
CPU２０又は個別メモリ３０に障害が発生する
と、障害検出回路により障害が検出され、続いて
割込が発生する。この場合のプログラムステータ
ス語等の退避は共通メモリのシステムエリアＡに
行なわれる。すなわち、共通メモリに退避される
ことにより他のCPU２１，２２がその内容を続
出すことが可能となり、CPU２０又は個別メモ
リ３０が障害となつた時のプログラムステータス
語、障害原因表示語等障害の分析に必要な情報を
得ることができ、障害内容の診断が容易となる。
CPU２０又は個別メモリ３０に障害が発生する
と、障害検出回路により障害が検出され、続いて
割込が発生する。この場合のプログラムステータ
ス語等の退避は共通メモリのシステムエリアＡに
行なわれる。すなわち、共通メモリに退避される
ことにより他のCPU２１，２２がその内容を続
出すことが可能となり、CPU２０又は個別メモ
リ３０が障害となつた時のプログラムステータス
語、障害原因表示語等障害の分析に必要な情報を
得ることができ、障害内容の診断が容易となる。
第２図は上記の例でシステムエリアＡとA′の
切替を行なうCPUの一例（即ち、CPU本来の処
理機能を果す演算処理部以外の部分であつて、本
発明の割込み制御に伴うアドレス発生部分の一
例）をより詳細に示したものである。２は共通メ
モリ１のシステムエリアＡのアドレス発生回路、
３は個別メモリ３０のシステムエリアA′のアド
レス発生回路、４は障害検出回路、５は障害以外
の割込要求源、６は割込制御回路、７はメモリア
ドレスレジスタ、G1〜G3はアンドゲート回路、
G4G5はオアゲート回路である。CPU２０が通常
の命令実行を行う際のメモリ制御は、割込制御回
路６が動作していないため、ゲート回路G1，G2
が閉じており、G3が開いている。従つてメモリ
アドレスレジスタ７の内容はゲート回路G3を通
り共通メモリ１へはゲート回路G4から、個別メ
モリ３０へはゲート回路G5から送出される。共
通メモリ１又は個別メモリ３０では受信したアド
レスが自分の中に含まれていれば動作を開始す
る。次に、障害以外の割込が発生した場合を説明
する。割込要求源５から割込要求が発生すると、
割込回路６が動作を開始する。これによりゲート
回路G3は閉じ、ゲート回路G2が開く。ゲート回
路G1は障害検出回路４が動作していないため、
閉じたままである。一方、割込制御回路６により
アドレス発生回路２，３が付勢され、それぞれシ
ステムエリアＡ，A′のアドレスを発生させる。
アドレス発生回路３で発生されたアドレスはゲー
ト回路G2が開いているため、ゲートG5を経由
し、個別メモリ３０へ送出される。すなわち、障
害以外の割込時は個別メモリのシステムエリア
A′が使用される。
切替を行なうCPUの一例（即ち、CPU本来の処
理機能を果す演算処理部以外の部分であつて、本
発明の割込み制御に伴うアドレス発生部分の一
例）をより詳細に示したものである。２は共通メ
モリ１のシステムエリアＡのアドレス発生回路、
３は個別メモリ３０のシステムエリアA′のアド
レス発生回路、４は障害検出回路、５は障害以外
の割込要求源、６は割込制御回路、７はメモリア
ドレスレジスタ、G1〜G3はアンドゲート回路、
G4G5はオアゲート回路である。CPU２０が通常
の命令実行を行う際のメモリ制御は、割込制御回
路６が動作していないため、ゲート回路G1，G2
が閉じており、G3が開いている。従つてメモリ
アドレスレジスタ７の内容はゲート回路G3を通
り共通メモリ１へはゲート回路G4から、個別メ
モリ３０へはゲート回路G5から送出される。共
通メモリ１又は個別メモリ３０では受信したアド
レスが自分の中に含まれていれば動作を開始す
る。次に、障害以外の割込が発生した場合を説明
する。割込要求源５から割込要求が発生すると、
割込回路６が動作を開始する。これによりゲート
回路G3は閉じ、ゲート回路G2が開く。ゲート回
路G1は障害検出回路４が動作していないため、
閉じたままである。一方、割込制御回路６により
アドレス発生回路２，３が付勢され、それぞれシ
ステムエリアＡ，A′のアドレスを発生させる。
アドレス発生回路３で発生されたアドレスはゲー
ト回路G2が開いているため、ゲートG5を経由
し、個別メモリ３０へ送出される。すなわち、障
害以外の割込時は個別メモリのシステムエリア
A′が使用される。
次に障害割込が発生した場合を説明する。障害
検出回路４で障害が検出されると、割込制御回路
６が起動される。これにより、ゲート回路G3が
閉じ、今度は障害検出回路４の出力によりゲート
回路G1が開き、G2が閉じる。すなわち、この場
合はアドレス発生回路２により発生させられたシ
ステムエリアＡのアドレスがゲート回路G1，G4
を経由し、共通メモリ１へ送出される。すなわ
ち、CPU２０又は個別メモリ３０が障害時は共
通メモリのシステムエリアＡが使用される。
検出回路４で障害が検出されると、割込制御回路
６が起動される。これにより、ゲート回路G3が
閉じ、今度は障害検出回路４の出力によりゲート
回路G1が開き、G2が閉じる。すなわち、この場
合はアドレス発生回路２により発生させられたシ
ステムエリアＡのアドレスがゲート回路G1，G4
を経由し、共通メモリ１へ送出される。すなわ
ち、CPU２０又は個別メモリ３０が障害時は共
通メモリのシステムエリアＡが使用される。
以上本発明の一実施例について述べたが、説明
でも明らかなように通常の割込時はCPUにくく
りつけの個別メモリのシステムエリアを使用する
ため、共通メモリへのアクセス頻度の軽減すなわ
ち処理能力の低下を軽減でき、障害割込時は共通
メモリのシステムエリアを使用するため、他
CPUによりその内容の分析が可能となり、診断
精度を向上させることが可能となる。
でも明らかなように通常の割込時はCPUにくく
りつけの個別メモリのシステムエリアを使用する
ため、共通メモリへのアクセス頻度の軽減すなわ
ち処理能力の低下を軽減でき、障害割込時は共通
メモリのシステムエリアを使用するため、他
CPUによりその内容の分析が可能となり、診断
精度を向上させることが可能となる。
第１図は本発明の一構成を示すブロツク図、第
２図は第１図におけるシステムエリアの切替を行
う回路の一例である。 １…共通メモリ、２０〜２２…中央処理装置、
３０〜３２…個別メモリ、２，３…アドレス発生
回路、４…障害検出回路、５…割込要求源、６…
割込制御回路、７…メモリアドレスレジスタ。
２図は第１図におけるシステムエリアの切替を行
う回路の一例である。 １…共通メモリ、２０〜２２…中央処理装置、
３０〜３２…個別メモリ、２，３…アドレス発生
回路、４…障害検出回路、５…割込要求源、６…
割込制御回路、７…メモリアドレスレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数個の中央処理装置と、各中央処理装置に
個別に接続する個別メリと、上記各中央処理装置
が共有に使用する共有メモリと、より成るマルチ
プロセサシステムにおいて、 共有メモリへの退避先アドレス及び対応個別メ
モリへの退避先アドレス及び退避以外の通常時メ
モリアドレスを格納するレジスタを各中央処理装
置に設け、各中央処理装置又は対応個別メモリの
障害発生を検出する手段を各中央処理装置に設け
ると共に、 各中央処理装置にあつては、 障害以外の一般割込み発生時には上記自己のレ
ジスタ内の対応個別メモリへの退避先アドレスを
取出して該一般割込み発生時の中央処理装置の状
態情報を書込ませ、退避以外の通常時にあつては
上記通常時のメモリアドレスをレジスタより取出
して、そのアドレスへのアクセスを行い、各中央
処理装置又は対応個別メモリの障害を検出した場
合には上記レジスタより共有メモリへの退避先ア
ドレスを取出し該障害発生時の状態情報を書込ま
せる構成としたことを特徴とする、 マルチプロセサシステムにおける割込み制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14402677A JPS5477547A (en) | 1977-12-02 | 1977-12-02 | Interruption control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14402677A JPS5477547A (en) | 1977-12-02 | 1977-12-02 | Interruption control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5477547A JPS5477547A (en) | 1979-06-21 |
| JPS6127778B2 true JPS6127778B2 (ja) | 1986-06-27 |
Family
ID=15352592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14402677A Granted JPS5477547A (en) | 1977-12-02 | 1977-12-02 | Interruption control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5477547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173892U (ja) * | 1987-05-01 | 1988-11-11 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121468A (ja) * | 1982-01-13 | 1983-07-19 | Matsushita Electric Ind Co Ltd | マルチプロセツサ装置 |
| JPH0277943A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | システムリカバリ方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594743B2 (ja) * | 1975-12-04 | 1984-01-31 | 株式会社東芝 | マルチプロセツサシステムノセイギヨホウシキ |
-
1977
- 1977-12-02 JP JP14402677A patent/JPS5477547A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173892U (ja) * | 1987-05-01 | 1988-11-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5477547A (en) | 1979-06-21 |
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