JPH08166891A - フォールトトレラントコンピュータシステム - Google Patents

Abstract

(57)【要約】 【構成】パイロットプロセッサ２２０を誤り訂正無でマ
スタプロセッサ２１０よりも先行して動作させ、先行し
ているパイロットプロセッサ２２０からの信号に基づい
て誤り訂正回路２３０を先行動作させて、誤り訂正済み
のデータをマスタプロセッサ２１０に供給する。 【効果】オーバヘッドを掛けずに誤り訂正が可能とな
り、処理速度の低下を招かないシステムを実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、検出訂正方式およびフ
ォールトトレラントコンピュータシステムに係り、特
に、高速動作に好適な検出訂正方式およびフォールトト
レラントコンピュータシステムに関する。

【０００２】

【従来の技術】メモリ(記憶装置)に記憶されているデー
タの一部のビットが電気的雑音や、放射線，宇宙線など
の影響を受けて反転し、データが誤ったものになるソフ
トエラーやシングルイベントアップセットと呼ばれる現
象が発生することがある。この現象が発生すると、コン
ピュータシステムの正常な動作が妨げられ、信頼性を低
下させる。この現象は宇宙などの特殊な環境では特に頻
発する傾向にある。また、地上でも高い信頼性が要求さ
れるシステムではこの現象の影響は無視できない。

【０００３】メモリのデータの誤りに対処するためには
従来からデータにパリティビットを付加して誤りを検出
する方法や、パリティよりもさらに冗長度の高い誤り訂
正符号を付加して誤りを検出訂正する方法が広く用いら
れている。

【０００４】

【発明が解決しようとする課題】従来技術では信頼性向
上については十分な考慮がされていたが、動作の高速化
については十分な考慮がされていなかった。

【０００５】例えば、メモリにデータを書き込む際に
は、誤り検出訂正用のパリティビット、誤り訂正符号を
生成して、データとともにメモリに書き込まなければな
らない。従ってパリティビット，誤り訂正符号を持たな
い通常のコンピュータシステムと比べて、これらの符号
の生成のための時間だけ余分な時間（オーバヘッド）が
必要となり、動作速度が低下する。

【０００６】また、メモリからデータを読み出す際に
は、メモリからデータとともにパリティビット，誤り訂
正符号を読みだし、データと照合して誤りの有無を確認
し、誤り訂正符号の場合には誤り発生時にはさらに誤り
の訂正をしなければならない。従ってパリティビット，
誤り訂正符号を持たない通常のコンピュータシステムと
比べて、データとパリティビット，誤り訂正符号との照
合、誤り訂正のための時間だけ余分な時間(オーバヘッ
ド)が必要となり、動作速度が低下する。

【０００７】本発明の目的は、パリティビット，誤り訂
正符号を付加することによる動作速度の低下を無くし、
パリティビット，誤り訂正符号を持たない通常のコンピ
ュータシステムと比べて何ら遜色の無い速度で動作でき
るコンピュータシステムを提供することにある。

【０００８】

【課題を解決するための手段】従来技術の課題を解決す
るために本発明では以下の手段を講じる。

【０００９】まず、誤り検出訂正なしでメモリにアクセ
スするプロセッサ（パイロットプロセッサ）と、誤り検
出訂正付きでメモリにアクセスするプロセッサ（マスタ
プロセッサ）とを用意し、両者に同じ動作（命令実行）
をさせる。すると、誤り検出訂正のためのオーバヘッド
を要しないパイロットプロセッサはマスタプロセッサよ
りも先行して動作することができる。つまり、先行して
動作しているパイロットプロセッサの動作をモニタする
ことによりによりマスタプロセッサの動作を事前に予見
することが可能となる。この点に着目し、マスタプロセ
ッサが誤り検出訂正付きでメモリにアクセスするための
誤り検出訂正回路をパイロットプロセッサからの信号に
基づき先行して動作させる。

【００１０】

【作用】本発明は、パイロットプロセッサは誤り検出訂
正のためのオーバヘッドを要しないため、高速で動作で
きる。そのうえマスタプロセッサが誤り検出訂正付きで
メモリにアクセスするための誤り検出訂正回路は、パイ
ロットプロセッサの動作に基づき先行動作するため、マ
スタプロセッサのための誤り検出訂正にかかるオーバヘ
ッドを隠蔽し、マスタプロセッサを事実上パイロットプ
ロセッサと同じ速度で、しかも誤り検出訂正付きで動作
させることができる。さらにパイロットプロセッサ，マ
スタプロセッサの二つのプロセッサの出力を比較チェッ
クすれば、プロセッサ自体のセルフチェッキング化が図
れる。

【００１１】

【実施例】図に従い、以下本発明の実施例について説明
を加える。

【００１２】本発明によるリードアクセス時の動作を図
１に概念的に示す。命令実行に伴ってパイロットプロセ
ッサ（ＭＰＵ(pilot））２２０がアドレス２２１、及び
制御信号２２２を出力する。メモリ（ＭＥＭ）３１０は
アドレス２２１、及び制御信号２２２に基づいて、所要
のデータ２２３を出力する。パイロットプロセッサ２２
０はデータ２２３を取り込んで次の命令の実行に移る。
一方、誤り訂正回路（ＥＣＣ ＣＫＴ）２３０では誤り
検出／訂正動作をして誤り訂正後のデータ２１３をマス
タプロセッサ（ＭＰＵ（master））２１０に渡す。マス
タプロセッサ２１０はデータ２１３を取り込んで次の命
令の実行に移る。パイロットプロセッサ２２０は誤り訂
正がない分、マスタプロセッサ２１０よりも短い時間で
命令の実行を完了することができるため、常に先行して
命令の実行を進めることができる。またメモリ３１０，
誤り訂正回路２３０も先行しているパイロットプロセッ
サ２２０からの信号に基づいて先行動作するのでマスタ
プロセッサ２１０からみて、誤り訂正回路２３０の動作
にかかるオーバヘッドが見えなくなる。

【００１３】また、本発明によるライトアクセス時の動
作を図２に概念的に示す。パイロットプロセッサ２２０
から出力されたデータ２２３に対応するＥＣＣ（誤り訂
正符号）を誤り訂正回路２３０が生成して、アドレス２
２１，制御信号２２２に従って、メモリ３１０に書き込
む。ライトアクセス時にはマスタプロセッサ２１０，パ
イロットプロセッサ２２０共に誤り訂正回路２３０にデ
ータ２２３を渡しさえすれば、メモリ３１０への書き込
みを終了するのを待たずに次の命令の実行に移ることが
できる。

【００１４】図３，図４はマスタプロセッサ２１０，パ
イロットプロセッサ２２０から出力されたアドレス２１
１,２２１，制御信号２１２,２２２，データ２１３，２
２３同士を比較チェックする実施例である。リードアク
セス時には図３に示すようにアドレス２１１，２２１，
制御信号２１２，２２２同士を比較することによりマス
タプロセッサ２１０，パイロットプロセッサ２２０の誤
動作を検出することができる。ライトアクセス時には図
４に示すようにアドレス２１１，２２１，制御信号２１
２，２２２に加えて、データ２１３，２２３同士を比較
することによりマスタプロセッサ２１０，パイロットプ
ロセッサ２２０の誤動作を検出することができる。さら
に、データ２１３，２２３同士が一致してからメモリ３
１０にデータを書き込むようにすれば、マスタプロセッ
サ２１０，パイロットプロセッサ２２０の誤動作によっ
て、誤ったデータをメモリ３１０に書き込むことを防止
できる。

【００１５】図５は従来技術による誤り訂正回路の動作
を模式的に示したものである。一方、図６は本発明によ
る誤り訂正回路の動作を模式的に示したものである。図
５に示すように従来技術による方法では、メモリにアク
セスする命令の実行の度に誤り検出／訂正のためのオー
バヘッドがかかり、処理性能の低下を招く。一方、本発
明による方法では図６に示すようにオーバヘッドを無く
すことが可能である。以下に本発明による方法の動作に
ついて説明する。パイロットプロセッサ２２０とマスタ
プロセッサ２１０はリセット後同時に最初の命令inst.1
の実行を開始する。誤り訂正によるオーバヘッドの分だ
けマスタプロセッサ２１０はinst.1の実行終了が遅れ
る。マスタプロセッサ２１０が命令inst.2の実行を開始
したときには、パイロットプロセッサ２２０は既に命令
inst.2の実行を終え、誤り訂正回路もパイロットプロセ
ッサ２２０に従い先行して動作しているので、マスタプ
ロセッサ２１０は誤り訂正によるオーバヘッドなく命令
inst.2の実行を終えることができる。以上のようにし
て、マスタプロセッサ２１０は先行しているパイロット
プロセッサ２２０の動作に基づき誤り訂正によるオーバ
ヘッドなく命令を次々と実行することができる。

【００１６】なお図６は、パイロットプロセッサ２２０
とマスタプロセッサ２１０がメモリ，誤り訂正回路を共
有することに起因するメモリの競合が発生しない理想的
な場合を想定して示したものである。実際には前後する
命令によってはパイロットプロセッサ２２０とマスタプ
ロセッサ２１０が同時にメモリ，誤り訂正回路を占有す
る異なる命令を実行することになり図７のようにメモ
リ，誤り訂正回路の競合が発生する。図中、ＮＧが競合
の発生していることを示し、ＯＫが競合の発生していな
いことを示している。尚、図中省略しているが、外部メ
モリをアクセスしない命令（例えば、演算命令，レジス
タアクセス，内蔵キャッシュメモリのみをアクセスする
命令など）の前後では全く競合が生じないことは言うま
でもない。競合が発生した場合には、競合が解消した後
にパイロットプロセッサ２２０は次の命令を実行すれば
よい。命令inst.３とinst.４の間で競合が発生した場合
の動作の様子を図８に示す。

【００１７】以上述べた実施例により、誤り訂正なしで
高速で動作するパイロットプロセッサ２２０に引き続い
てマスタプロセッサ２１０を同じ速度で誤り訂正付きで
動作させることができるので、処理性能と信頼性が共に
高いコンピュータシステムを実現できる。

【００１８】マスタプロセッサ２１０とパイロットプロ
セッサ２２０とがメモリ（ＭＥＭ）３１０を共用する場
合の回路構成の実施例を図９に示す。パイロットプロセ
ッサ２２０からのアドレス２２１は誤り訂正回路（ＥＣ
Ｃ ＣＫＴ）１１０内のアドレスレジスタ（ＡＤＤ Ｒ
ＥＧ）１１６をへてアドレス２１１′としてメモリ３１
０に接続しているのが従来の方式と異なる特徴である。

【００１９】本実施例の（1）リードアクセス，（2）フ
ル−ライトアクセス，(3）パーシャル−ライトアクセス
それぞれの動作を以下に説明する。

【００２０】（1） リードアクセス リードアクセス時には、パイロットプロセッサ２２０か
らのアドレス２２１に基づきメモリ３１０からデータ２
１３′、および誤り訂正符号２１３″が出力される。こ
れらのうちデータ２１３′はパイロットプロセッサ２２
０にデータ223として供給される。従って、パイロット
プロセッサ２２０はこの時点でリードアクセスを終了
し、次の命令の実行に移る。

【００２１】メモリ３１０から読みだしたデータ２１
３′、および誤り訂正符号２１３″に基づき、誤り訂正
符号デコーダ(ＥＣＣ ＤＥＣ)１０３は、誤りの有無，
シンドローム（誤りビット位置を示す信号）１０８を決
定する。誤りの無い場合には読みだしたデータ２１２′
はそのままデータレジスタ１０１に格納され、誤りのあ
る場合にはシンドローム信号１０８に従い誤り訂正回路
１０４により訂正されてデータレジスタ１０１に格納さ
れる。また、誤りがある場合にはメモリ３１０内のデー
タを訂正するために、データレジスタ１０１に格納され
てるデータは誤り訂正符号エンコーダ(ＥＣＣ ＥＮＣ)
１０２で生成された誤り訂正符号２１３″とともに、デ
ータ２１３′としてメモリ３１０に書き込まれる。

【００２２】マスタプロセッサ２１０がリードアクセス
をしたときには既に誤り訂正が済みデータレジスタ１０
１に格納されている。従って、訂正済みのデータをデー
タ２１３としてマスタプロセッサ２１０に直ちに供給す
ることができる。マスタプロセッサ２１０はこの時点で
リードアクセスを終了し、次の命令の実行に移る。以上
のように先行しているパイロットプロセッサ２２０の動
作に基づいてメモリ３１０からのデータ読み出し，誤り
訂正の動作が先行して実行されるので、マスタプロセッ
サ２１０のリードアクセス開始から開始から終了までの
時間を短縮することができる。

【００２３】（2） フル−ライトアクセス ライトアクセス時にはメモリ３１０に書き込むデータと
してパイロットプロセッサ２２０からのデータ２２３を
使用する場合と、マスタプロセッサ２１０からのデータ
２１３を使用する場合の二つの場合が考えられる。いず
れの方法にせよ、書き込むべきデータはデータレジスタ
１０１をへて、誤り訂正符号エンコーダ１０２で生成さ
れた誤り訂正符号２１３″とともに、データ２１３′と
してメモリ３１０に書き込まれる。

【００２４】メモリ３１０に書き込むデータとしてパイ
ロットプロセッサ２２０からのデータ２２３を使用する
場合には、マスタプロセッサ２１０からのアクセスに先
立って誤り訂正符号エンコーダ１０２で誤り訂正符号を
生成しておけるので従来方式よりも高速化できる。しか
し、パイロットプロセッサ２２０は誤り訂正無しで動作
するので、データ２２３が誤っている確率はマスタプロ
セッサ２１０からのデータ２１３よりも高い。従って、
データ２２３が誤っている場合には替わりにデータ２１
３を使用するようにすれば、さらに信頼性を高められ
る。

【００２５】一方、メモリ３１０に書き込むデータとし
てマスタプロセッサ２１０からのデータ２１３を使用す
る場合には、フル−ライトアクセスについては従来方式
を比べて高速化のメリットは無いが、先に述べたような
データ２２３が誤っている場合には替わりにデータ２１
３を使用する工夫は不要である。

【００２６】（3） パーシャル−ライトアクセス 誤り訂正符号はより少ないビット数の誤り訂正符号でよ
り多くのビット数のデータの誤り訂正を可能とし、ビッ
ト利用効率を向上するために１ワード単位または複数バ
イト単位で生成されることが多い。従って、１ワードの
うち一部のバイトしかデータが書き替えられないパーシ
ャル−ライトアクセス時においても１ワード単位または
複数バイト単位のデータに基づいて誤り訂正符号を生成
する必要がある。この場合、１ワード単位または複数バ
イトのデータの一部のバイトは新規に書き替えられ、残
りのバイトは旧来のままでなければならない。従って、
あらかじめ１ワード全体をデータレジスタ１０１に読み
込んでおき、必要なバイトのデータのみを重ね書きし
て、誤り訂正符号を生成してメモリに書き込む必要があ
る。

【００２７】パーシャル−ライトアクセス時には、パイ
ロットプロセッサ２２０からのアドレス２２１に基づき
メモリ３１０からデータ２１３′、および誤り訂正符号
２１３″が出力される。メモリ３１０から読みだしたデ
ータ２１３′、および誤り訂正符号２１３″に基づき、
誤り訂正符号デコーダ１０３は、誤りの有無，シンドロ
ーム（誤りビット位置を示す信号）１０８を決定する。
誤りの無い場合には読みだしたデータ２１２′はそのま
まデータレジスタ１０１に格納され、誤りのある場合に
は誤り訂正回路１０４により訂正されてデータレジスタ
１０１に格納される。ここで、データレジスタ１０１に
格納されているデータに必要なバイトのデータのみを重
ね書きして、誤り訂正符号エンコーダ１０２で生成され
た誤り訂正符号２１３″とともに、データ２１３′とし
てメモリ３１０に書き込む。本実施例によれば、パーシ
ャル−ライトのための１ワード全体の読み込みをマスタ
プロセッサ２１０の動作に先行して実行できるのでその
分高速化が図れる。なお先に述べたようにパーシャル−
ライトの場合も、重ね書きするデータはパイロットプロ
セッサ２２０からのデータ２２３を使用する場合と、マ
スタプロセッサ２１０からのデータ２１３を使用する場
合の二つの場合が考えられる。パイロットプロセッサ２
２０からのデータ２２３を使用する場合には、マスタプ
ロセッサ２１０からのアクセスに先立って誤り訂正符号
エンコーダ１０２で誤り訂正符号を生成しておけるので
従来方式よりも高速化できる。しかし、パイロットプロ
セッサ２２０は誤り訂正無しで動作するので、データ２
２３が誤っている確率はマスタプロセッサ２１０からの
データ２１３よりも高い。従って、データ223が誤って
いる場合には替わりにデータ２１３を使用するようにす
れば、さらに信頼性を高められる。

【００２８】一方、マスタプロセッサ２１０からのデー
タ２１３を使用する場合には、従来方式に比べて高速化
のメリットは無いが、先に述べたようなデータ２２３が
誤っている場合には替わりにデータ２１３を使用するよ
うな工夫は不要である。

【００２９】以上述べた３種類のアクセス形態は、パイ
ロットプロセッサ２２０からの読み書きの区別を表す信
号や、バイトサイズを表す信号などからなるコントロー
ル信号２２２（図示していない）によりマスタプロセッ
サ２１０の動作に先立って判断することができるのはい
うまでもないことである。

【００３０】図１０は図９の実施例でマスタプロセッサ
２１０とパイロットプロセッサ220からのアドレス２１
１，２２１，データ２１３，２２３同士を比較照合回路
（ＣＭＰ）１０６，１０７で比較照合するようにした実
施例である。なお図示していないが、マスタプロセッサ
２１０とパイロットプロセッサ２２０からのコントロー
ル信号２１２，２２２を比較チェックすることも可能で
ある。

【００３１】図１１はマスタプロセッサ２１０とパイロ
ットプロセッサ２２０とがそれぞれ個別にメモリ３１０
と３２０を有している実施例である。本実施例の動作は
基本的には図１に示す実施例と同じである。両者の動作
の違いは、（1） リードアクセス時に図２の実施例では
パイロットプロセッサ２２０はメモリ３２０からのデー
タを誤り訂正無で読み込んで次の動作に移る点と（2）
フル−ライトアクセス時とパーシャル−ライトアクセス
時に図２の実施例ではパイロットプロセッサ２２０がメ
モリ３２０にデータを書き込む点である。本実施例によ
れば、マスタプロセッサ２１０とパイロットプロセッサ
２２０とがそれぞれ個別にメモリ３１０と３２０とを用
いるので、図１の実施例での両プロセッサ間のメモリ使
用の競合発生の頻度が低下しないので、競合による動作
速度の低下が少ない。

【００３２】図１２は図１１の実施例でマスタプロセッ
サ２１０とパイロットプロセッサ２２０からのアドレス
２１１，２２１，データ２１３，２２３同士を比較照合
回路１０６，１０７で比較照合するようにした実施例で
ある。なお図示していないが、マスタプロセッサ２１０
とパイロットプロセッサ２２０からのコントロール信号
２１２，２２２を比較チェックすることも可能である。

【００３３】図５，図６に示す実施例によれば、メモリ
３１０，３２０での誤りを誤り訂正符号で検出訂正でき
る上に両プロセッサの出力同士を比較チェックすること
により、プロセッサで発生した誤りも検出することがで
きる。なお、比較照合回路（ＣＭＰ）１０６，１０７と
して発明者等がすでに発明している特願平6−27664号記
載の比較器を用いれば、比較照合回路（ＣＭＰ）１０
６，１０７自体もセルフチェッキングとすることができ
るので、誤り検出率を高めることが可能となる。

【００３４】以上、誤り訂正符号についての実施例につ
いて述べたが、パリティなどによる誤り検出のみの場合
にも本発明は同様に適用が可能である。

【００３５】

【発明の効果】本発明によれば、先行して動作するパイ
ロットプロセッサからの信号により誤り訂正回路を先行
動作させることができるので、オーバヘッドを掛けずに
誤り訂正を可能とする。

【図面の簡単な説明】

【図１】リードアクセス時の動作のブロック図。

【図２】ライトアクセス時の動作のブロック図。

【図３】比較チェック付きリードアクセス時の動作のブ
ロック図。

【図４】比較チェック付きライトアクセス時の動作のブ
ロック図。

【図５】従来技術による動作の説明図。

【図６】本発明による動作の説明図。

【図７】競合発生条件の説明図。

【図８】競合発生時の動作の説明図。

【図９】回路構成の実施例（共有メモリ）のブロック
図。

【図１０】回路構成の実施例（共有メモリ，比較チェッ
ク付き）のブロック図。

【図１１】回路構成の実施例（個別メモリ）のブロック
図。

【図１２】回路構成の実施例（個別メモリ，比較チェッ
ク付き）のブロック図。

【符号の説明】

２１０…マスタプロセッサ、２２０…パイロットプロセ
ッサ、２３０…誤り訂正回路、３１０…メモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】誤り検出訂正なしでメモリにアクセスする
   第一のプロセッサと、誤り検出訂正付きでメモリにアク
   セスする第二のプロセッサとを有し、 前記第一のプロセッサは前記第二のプロセッサよりも先
   行して前記第二のプロセッサと同一の命令を実行し、前
   記第二のプロセッサが誤り検出訂正付きでメモリにアク
   セスするための誤り検出訂正回路は、前記第一のプロセ
   ッサが出力する信号に基づき前記第二のプロセッサの動
   作よりも先行して動作することを特徴とするフォールト
   トレラントコンピュータシステム。
2. 【請求項２】請求項１において、前記第一のプロセッサ
   と前記第二のプロセッサの出力する信号同士を比較し、
   不一致の場合には異常とみなすフォールトトレラントコ
   ンピュータシステム。