JPH0586852B2 - - Google Patents
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- JPH0586852B2 JPH0586852B2 JP59503815A JP50381584A JPH0586852B2 JP H0586852 B2 JPH0586852 B2 JP H0586852B2 JP 59503815 A JP59503815 A JP 59503815A JP 50381584 A JP50381584 A JP 50381584A JP H0586852 B2 JPH0586852 B2 JP H0586852B2
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- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/206—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group III-V semiconductors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/084—Ion implantation of compound devices
Landscapes
- Junction Field-Effect Transistors (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Description
請求の範囲
１ （補正）A1×Ga1-xAs（０×１）のｎ形
１６及びｐ形１４層を含む多層構造（第３図）を
形成する工程を含むデバイスの製造方法におい
て、 前記ｎ形層の少なくとも一つ及び前記の形層の
一つを、同時に前記少なくとも一つのｎ形層のみ
が高抵抗となるようなドーズ量及びエネルギー
で、陽子照射することを特徴とする方法。
１６及びｐ形１４層を含む多層構造（第３図）を
形成する工程を含むデバイスの製造方法におい
て、 前記ｎ形層の少なくとも一つ及び前記の形層の
一つを、同時に前記少なくとも一つのｎ形層のみ
が高抵抗となるようなドーズ量及びエネルギー
で、陽子照射することを特徴とする方法。
２ 請求の範囲第１項に記載された方法におい
て、前記照射工程は約1014／cm2より低い陽子ドー
ズで行われることを特徴とする方法。
て、前記照射工程は約1014／cm2より低い陽子ドー
ズで行われることを特徴とする方法。
３ 請求の範囲第１項に記載された方法におい
て、前記構造の表面上にパターン形成されたマス
ク１３を形成する工程が含まれ、前記陽子照射工
程は前記マスクの開口を通して行われることを特
徴とする方法。
て、前記構造の表面上にパターン形成されたマス
ク１３を形成する工程が含まれ、前記陽子照射工
程は前記マスクの開口を通して行われることを特
徴とする方法。
４ 請求の範囲第１項に記載された方法におい
て、前記構造中に、前記高抵抗ｎ形層１６が前記
デバイスを相互に電気的に分離し、前記少なくと
も一つのｐ形層１４が前記デバイス間の導電路を
形成するよう、少なくとも２個の分離されたデバ
イスＤ１，Ｄ２を形成することを含むことを特徴
とするデバイス。
て、前記構造中に、前記高抵抗ｎ形層１６が前記
デバイスを相互に電気的に分離し、前記少なくと
も一つのｐ形層１４が前記デバイス間の導電路を
形成するよう、少なくとも２個の分離されたデバ
イスＤ１，Ｄ２を形成することを含むことを特徴
とするデバイス。
本発明の背景
本発明は高及び低抵抗領域を有するGaAs／
AlGaAs半導体構造の製作、特に埋め込み相互接
続が、そのような構造を用いて実現される集積回
路の製作方法に係る。
AlGaAs半導体構造の製作、特に埋め込み相互接
続が、そのような構造を用いて実現される集積回
路の製作方法に係る。
集積回路は典型的な場合、単一の半導体ウエハ
中に形成された多数のデバイス（たとえば、部品
又は回路）を含む。デバイスは各種の技術によ
り、互いに電気的に分離される。たとえば、ｐ−
ｎ接合分離、エツチされた溝による分離又は酸化
物チヤネル分離による。ウエハの表面上の金属部
パターンは、選択されたデバイスの番地を指定す
るため、あるいはそれらを相互に接続するために
用いられる。しかし、一般に、デバイスの相互接
続又は番地指定は、これらの機能を実現するため
に、埋め込み半導体チヤネルを含むことはない。
そのような埋め込みチヤネルを用いることは、そ
のようなデバイスの設計及び機能化に、大きな柔
軟性を加える。
中に形成された多数のデバイス（たとえば、部品
又は回路）を含む。デバイスは各種の技術によ
り、互いに電気的に分離される。たとえば、ｐ−
ｎ接合分離、エツチされた溝による分離又は酸化
物チヤネル分離による。ウエハの表面上の金属部
パターンは、選択されたデバイスの番地を指定す
るため、あるいはそれらを相互に接続するために
用いられる。しかし、一般に、デバイスの相互接
続又は番地指定は、これらの機能を実現するため
に、埋め込み半導体チヤネルを含むことはない。
そのような埋め込みチヤネルを用いることは、そ
のようなデバイスの設計及び機能化に、大きな柔
軟性を加える。
本発明の要約
本発明に従うと、AlxGa1−xAs（０ｘ１）
系における材料の特性を、有利に利用する。それ
は陽子照射をした時、高抵抗になるが、ｎ形材料
のピーク抵抗率は、ｐ形材料のそれより、ほぼ４
桁大きく、ほぼ２桁低い陽子損傷で起る。加え
て、ｎ形材料がそのピーク抵抗率に達する線量に
おいて、ｐ形材料は高導電性のままである。これ
らの特性より、埋め込み半導体相互接続及び埋め
込み半導体バスバーが、集積回路中に交互にｎ形
及びｐ形AlxGa1−xAs層を作り、選択されたｎ
形層を高抵抗にし、一方ｐ形層を高導電性に保つ
よう、異なる陽子照射ドーズ及びエネルギーを用
いることにより、実現される。照射されたｎ形層
は、埋め込み相互接続又はバスバーとして用いら
れるｐ形層の境界を規定するために、電気的にデ
バイスを相互分離する目的で使用できる。
系における材料の特性を、有利に利用する。それ
は陽子照射をした時、高抵抗になるが、ｎ形材料
のピーク抵抗率は、ｐ形材料のそれより、ほぼ４
桁大きく、ほぼ２桁低い陽子損傷で起る。加え
て、ｎ形材料がそのピーク抵抗率に達する線量に
おいて、ｐ形材料は高導電性のままである。これ
らの特性より、埋め込み半導体相互接続及び埋め
込み半導体バスバーが、集積回路中に交互にｎ形
及びｐ形AlxGa1−xAs層を作り、選択されたｎ
形層を高抵抗にし、一方ｐ形層を高導電性に保つ
よう、異なる陽子照射ドーズ及びエネルギーを用
いることにより、実現される。照射されたｎ形層
は、埋め込み相互接続又はバスバーとして用いら
れるｐ形層の境界を規定するために、電気的にデ
バイスを相互分離する目的で使用できる。
第１図はｎ形及びｐ形GaAsの場合の、抵抗率
対陽子ドーズのグラフを示す図、第２図は陽子照
射多層構造が、選択されたｎ形層中で、いかに高
抵抗となるかを示す概略図、第３図は本発明の一
実施例に従う埋め込み相互接続として、ｐ−
GaAs層を用いた集積回路の概略図、第４図は本
発明のもう一つの実施例に従う埋め込みバスバー
として、ｐ−GaAs層を用いた集積回路の概略図
である。
対陽子ドーズのグラフを示す図、第２図は陽子照
射多層構造が、選択されたｎ形層中で、いかに高
抵抗となるかを示す概略図、第３図は本発明の一
実施例に従う埋め込み相互接続として、ｐ−
GaAs層を用いた集積回路の概略図、第４図は本
発明のもう一つの実施例に従う埋め込みバスバー
として、ｐ−GaAs層を用いた集積回路の概略図
である。
詳細な記述
第１図を参照すると、ｎ形GaAs及びｐ形
GaAsの場合の、抵抗率陽子照射ドーズのグラフ
が示されている。ビー・アール・プルニア（B.
R.Pruniaux）ら、セカンド・インターナシヨナ
ル・コンフアレンス、イオン・インプランテーシ
ヨン・イン・セミコンダクタース、第２回半導体
イオン注入国際会議（Second International
Conference、Ion Implantation in
Semiconductors）、スプリンガーフエアラグ、ベ
ルリン、1971、212頁及びジエイ・シー・ダイメ
ント（J.C.Dyment）ら、ジヤーナル・オブ・ア
プライド・フイジツクス（Journal of Applied
Physics）、第44巻、207頁（1973）を参照のこと。
陽子照射GaAsのいくつかの特性が、本発明に従
い、有利に利用される。第１に、ｎ形GaAsのピ
ーク抵抗率は約109Ω−cmで、一方ｐ形GaAsのピ
ーク抵抗率は約105Ω−cmで、約４桁低い。第２
に、ｎ形GaAsのピーク抵抗率は、約１×1014／
cm2で生じるのに対し、ｐ形GaAsのピーク抵抗率
は、約５×1015／cm2のドーズで起る。第３に、１
×1014／cm2のドーズにおいて、ｐ形のGaAsは高
導電性のままであるが、ｎ形GaAsは高抵抗にな
る。その結果、ｎ形及びｐ形層の両方を含む多層
構造において、陽子ドーズを適当に選択すると、
選択されたｎ形GaAs層を高抵抗にでき、一方ｐ
形GaAsは高導電性のままである。典型的な場
合、100KeV毎に約1μmづつ深くGaAs中に浸透
する陽子のエネルギーを適当に選択することによ
り、更に選択性が得られる。すなわち、300KeV
の陽子エネルギーでは、照射材料中約3μmの深さ
に分布のピークをもつほぼガウス型の陽子分布
が、半導体中に生じる。同様に、200KeVにおけ
る陽子照射では、約2μmの深さに対応するピーク
が生じる。従つて、異なるエネルギーにおける多
重照射をより均一な抵抗率分布を得るために、順
次行うことができる。
GaAsの場合の、抵抗率陽子照射ドーズのグラフ
が示されている。ビー・アール・プルニア（B.
R.Pruniaux）ら、セカンド・インターナシヨナ
ル・コンフアレンス、イオン・インプランテーシ
ヨン・イン・セミコンダクタース、第２回半導体
イオン注入国際会議（Second International
Conference、Ion Implantation in
Semiconductors）、スプリンガーフエアラグ、ベ
ルリン、1971、212頁及びジエイ・シー・ダイメ
ント（J.C.Dyment）ら、ジヤーナル・オブ・ア
プライド・フイジツクス（Journal of Applied
Physics）、第44巻、207頁（1973）を参照のこと。
陽子照射GaAsのいくつかの特性が、本発明に従
い、有利に利用される。第１に、ｎ形GaAsのピ
ーク抵抗率は約109Ω−cmで、一方ｐ形GaAsのピ
ーク抵抗率は約105Ω−cmで、約４桁低い。第２
に、ｎ形GaAsのピーク抵抗率は、約１×1014／
cm2で生じるのに対し、ｐ形GaAsのピーク抵抗率
は、約５×1015／cm2のドーズで起る。第３に、１
×1014／cm2のドーズにおいて、ｐ形のGaAsは高
導電性のままであるが、ｎ形GaAsは高抵抗にな
る。その結果、ｎ形及びｐ形層の両方を含む多層
構造において、陽子ドーズを適当に選択すると、
選択されたｎ形GaAs層を高抵抗にでき、一方ｐ
形GaAsは高導電性のままである。典型的な場
合、100KeV毎に約1μmづつ深くGaAs中に浸透
する陽子のエネルギーを適当に選択することによ
り、更に選択性が得られる。すなわち、300KeV
の陽子エネルギーでは、照射材料中約3μmの深さ
に分布のピークをもつほぼガウス型の陽子分布
が、半導体中に生じる。同様に、200KeVにおけ
る陽子照射では、約2μmの深さに対応するピーク
が生じる。従つて、異なるエネルギーにおける多
重照射をより均一な抵抗率分布を得るために、順
次行うことができる。
第１図に示された一般的な分布は、各種のｎ形
ドーパント（たとえば、Sn、Te）、ｐ形ドーパン
ト（たとえばZn、Ge）及びドーパント濃度範囲
とともに、GaAsを含む他の−族化合物（た
とえばAlxGa1−xAs、０ｘ１）にも適用で
きる。しかし、後者の例で、ドナ濃度が高くなれ
ばなるほど、同じ抵抗率レベルを得るために、典
型的にはより高い陽子ドーズを必要とする。
ドーパント（たとえば、Sn、Te）、ｐ形ドーパン
ト（たとえばZn、Ge）及びドーパント濃度範囲
とともに、GaAsを含む他の−族化合物（た
とえばAlxGa1−xAs、０ｘ１）にも適用で
きる。しかし、後者の例で、ドナ濃度が高くなれ
ばなるほど、同じ抵抗率レベルを得るために、典
型的にはより高い陽子ドーズを必要とする。
本発明に従うと、第２図に示された型の構造
は、ｎ形及びｐ形GaAsの交互になつた層１１を
含み、ｐ形GaAs層は高導電性で、一方ｎ形
GaAs層は高抵抗になるようなエネルギー及びド
ーズにおいて、陽子照射する。更に、パターン形
成したマスク１３を、高導電性ｐ形層に集積化し
て接続したｐ−ｎ接合１７を含むデバイスチヤネ
ル１５を形成するために用いてもよい。このよう
にして、ｐ形GaAs層は埋め込み半導体相互接続
又は埋め込み半導体バスバーとして用いることが
でき、それらは集積回路の分離されたデバイスを
接続する。
は、ｎ形及びｐ形GaAsの交互になつた層１１を
含み、ｐ形GaAs層は高導電性で、一方ｎ形
GaAs層は高抵抗になるようなエネルギー及びド
ーズにおいて、陽子照射する。更に、パターン形
成したマスク１３を、高導電性ｐ形層に集積化し
て接続したｐ−ｎ接合１７を含むデバイスチヤネ
ル１５を形成するために用いてもよい。このよう
にして、ｐ形GaAs層は埋め込み半導体相互接続
又は埋め込み半導体バスバーとして用いることが
でき、それらは集積回路の分離されたデバイスを
接続する。
埋め込み半導体相互接続を用いた本発明の一実
施例が、第３図に概略的に示されている。この集
積回路は、その上に高抵抗ｎ−GaAs層１２が形
成された基板１０を含む。一連のデバイスＤ１，
Ｄ２及びＤ３が、当業者には周知の適当な製作技
術により、層１２上に形成される。デバイスは相
互に同一（たとえば、トランジスタメモリセル）
でもよく、相互に異なつてもよい。（たとえば、
光集積回路中のレーザ及びFETドライバ）デバ
イスＤ１及びＤ３は高抵抗ｎ形層１９により、相
互に電気的に分離され、一方Ｄ１及びＤ２は高導
電性ｐ−GaAs層１４を通して、相互に電気的に
接続されている。高抵抗ｎ−GaAs層１６が層１
４の最上部に形成され、好ましくは構造全体の最
上部表面を平坦にする厚さまで成長させる。従つ
て、デバイスＤ１及びＤ２は層１２，１４及び１
６により形成された半導体基体中に、一部が埋め
込まれ、Ｄ１及びＤ３は層１２及び１９により形
成される基体中に、部分的に埋め込まれる。もち
ろん、これらのデバイスは具体的な用途に応じ
て、全部を埋め込むことができる。ｎ−GaAs層
１２及び１６の高抵抗率は、高導電層１４により
形成される導電路を除き、デバイスＤ１及びＤ２
を相互に電気的に分離するのに、効果的である。
電気信号は層１４を通してデバイスＤ１及びＤ２
間で伝達され、層１４は従つて埋め込み相互接続
として働く。デバイスＤ１及びＤ２の最上部上の
電極１８及び２０は、それぞれ外部との相互接続
を可能にする。
施例が、第３図に概略的に示されている。この集
積回路は、その上に高抵抗ｎ−GaAs層１２が形
成された基板１０を含む。一連のデバイスＤ１，
Ｄ２及びＤ３が、当業者には周知の適当な製作技
術により、層１２上に形成される。デバイスは相
互に同一（たとえば、トランジスタメモリセル）
でもよく、相互に異なつてもよい。（たとえば、
光集積回路中のレーザ及びFETドライバ）デバ
イスＤ１及びＤ３は高抵抗ｎ形層１９により、相
互に電気的に分離され、一方Ｄ１及びＤ２は高導
電性ｐ−GaAs層１４を通して、相互に電気的に
接続されている。高抵抗ｎ−GaAs層１６が層１
４の最上部に形成され、好ましくは構造全体の最
上部表面を平坦にする厚さまで成長させる。従つ
て、デバイスＤ１及びＤ２は層１２，１４及び１
６により形成された半導体基体中に、一部が埋め
込まれ、Ｄ１及びＤ３は層１２及び１９により形
成される基体中に、部分的に埋め込まれる。もち
ろん、これらのデバイスは具体的な用途に応じ
て、全部を埋め込むことができる。ｎ−GaAs層
１２及び１６の高抵抗率は、高導電層１４により
形成される導電路を除き、デバイスＤ１及びＤ２
を相互に電気的に分離するのに、効果的である。
電気信号は層１４を通してデバイスＤ１及びＤ２
間で伝達され、層１４は従つて埋め込み相互接続
として働く。デバイスＤ１及びＤ２の最上部上の
電極１８及び２０は、それぞれ外部との相互接続
を可能にする。
Ｄ１及びＤ２に付随した第３図の構造の部分
は、プロセス工程の以下の例に従い、製作しても
よい。（LPE，MBE又はCVDのような）周知の
エピタキシヤル成長技術を用いて、それぞれｎ−
GaAs、ｐ−GaAs及びｎ−GaAsの三つのエピタ
キシヤル層１２，１４及び１６が、単結晶基板１
０上に成長させる。あるいは、これらの層は局在
したイオン注入又は拡散により形成してもよい。
次に、三つの層には約1013−1014／cm2の範囲のド
ーズで１ないし複数回の陽子照射をし、それによ
りｎ−GaAs層１２及び１６を高抵抗（たとえば
108−109Ω−cm）にするが、ｐーGaAs層１４は、
高導電性のままである。層１２，１４及び１６の
厚さに依存するが、層１２及び１６の両方を、そ
れぞれ異なる深さで高抵抗とするために、異なる
エネルギーで複数回の陽子照射を用いることが望
ましいこともある。更に、デバイスが厚く、層１
２が注入機械で得られる最高エネルギーにおける
陽子でも到達しない場合は、層１４及び１６を成
長する前に、層１２を照射することが可能であ
る。しかし、このプロセスは好ましくない。なぜ
ならは、それはプロセス工程を複雑にし、また層
１２の照射された表面上のエピタキシヤル成長
は、困難だからである。一度３層が陽子照射さ
れ、それによつて層１２及び１６が高抵抗になる
と、デバイスＤ１及びＤ２が形成される。これら
デバイスの製作は、層１４及び１６を通してチヤ
ネルのエツチング及び各デバイスを構成する層
（図示されていない）のそれに続くエピタキシヤ
ル成長のような標準的なプロセス技術を、必然的
に必要とする。たとえば、そのようなチヤネル中
に成長させた層は、具体的なデバイスの設計に依
存して、適当なｐーｎ接合を形成する。あるい
は、陽子照射からデバイス領域を適当にマスク
し、その後ドーパントの拡散又は注入により、デ
バイスＤ１及びＤ２を層１４及び１６中に形成し
てもよい。もちろん、これら技術の組合せを用い
ることもできる。デバイスＤ１及びＤ２のそれぞ
れが長方形の領域を占めるように模式的に描かれ
ているが、精密な形状は用いるプロセス技術と、
デバイス設計の両方に依存する。従つて、たとえ
ばデバイスは、当業者に周知のように、−族
化合物半導体中にエツチングできるＶ溝中に形成
してもよい。同様に、デバイスＤ１及びＤ３に付
随した構造の部分も、製作できる。
は、プロセス工程の以下の例に従い、製作しても
よい。（LPE，MBE又はCVDのような）周知の
エピタキシヤル成長技術を用いて、それぞれｎ−
GaAs、ｐ−GaAs及びｎ−GaAsの三つのエピタ
キシヤル層１２，１４及び１６が、単結晶基板１
０上に成長させる。あるいは、これらの層は局在
したイオン注入又は拡散により形成してもよい。
次に、三つの層には約1013−1014／cm2の範囲のド
ーズで１ないし複数回の陽子照射をし、それによ
りｎ−GaAs層１２及び１６を高抵抗（たとえば
108−109Ω−cm）にするが、ｐーGaAs層１４は、
高導電性のままである。層１２，１４及び１６の
厚さに依存するが、層１２及び１６の両方を、そ
れぞれ異なる深さで高抵抗とするために、異なる
エネルギーで複数回の陽子照射を用いることが望
ましいこともある。更に、デバイスが厚く、層１
２が注入機械で得られる最高エネルギーにおける
陽子でも到達しない場合は、層１４及び１６を成
長する前に、層１２を照射することが可能であ
る。しかし、このプロセスは好ましくない。なぜ
ならは、それはプロセス工程を複雑にし、また層
１２の照射された表面上のエピタキシヤル成長
は、困難だからである。一度３層が陽子照射さ
れ、それによつて層１２及び１６が高抵抗になる
と、デバイスＤ１及びＤ２が形成される。これら
デバイスの製作は、層１４及び１６を通してチヤ
ネルのエツチング及び各デバイスを構成する層
（図示されていない）のそれに続くエピタキシヤ
ル成長のような標準的なプロセス技術を、必然的
に必要とする。たとえば、そのようなチヤネル中
に成長させた層は、具体的なデバイスの設計に依
存して、適当なｐーｎ接合を形成する。あるい
は、陽子照射からデバイス領域を適当にマスク
し、その後ドーパントの拡散又は注入により、デ
バイスＤ１及びＤ２を層１４及び１６中に形成し
てもよい。もちろん、これら技術の組合せを用い
ることもできる。デバイスＤ１及びＤ２のそれぞ
れが長方形の領域を占めるように模式的に描かれ
ているが、精密な形状は用いるプロセス技術と、
デバイス設計の両方に依存する。従つて、たとえ
ばデバイスは、当業者に周知のように、−族
化合物半導体中にエツチングできるＶ溝中に形成
してもよい。同様に、デバイスＤ１及びＤ３に付
随した構造の部分も、製作できる。
本発明の別の実施例が、第４図に描かれてお
り、それはアレイになつたデバイス（たとえば半
導体メモリ）を相互接続するために、埋め込み半
導体バスバーを、いかに利用するかを示してい
る。高導電性ｐ−GaAs層３２を単結晶基板上
（たとえば半絶縁性Cr−ドープGaAs基板上）に、
エピタキシヤル成長させる。一対のデバイスＤ１
及びＤ２が、層３２上に形成され、高抵抗陽子照
射ｎ−GaAs層３６により、相互に分離される。
従つて、デバイスＤ１及びＤ２は層３２及び３６
により形成された半導体基体中に、やはり少くと
も部分的に埋め込まれ、デバイス及び層３６の厚
さは、プレーナ構造を生成するのに適している。
半導体メモリ中のように、デバイスＤ１はバスバ
ーとして働く層３２上の電極と、デバイスＤ１の
最上部上の電極間に、適当な電気信号を印加する
ことにより、適切に動作させることができる。同
様に、デバイスＤ２は電極３８及び電極４２間
に、信号を印加することにより、選択的に動作さ
せられる。
り、それはアレイになつたデバイス（たとえば半
導体メモリ）を相互接続するために、埋め込み半
導体バスバーを、いかに利用するかを示してい
る。高導電性ｐ−GaAs層３２を単結晶基板上
（たとえば半絶縁性Cr−ドープGaAs基板上）に、
エピタキシヤル成長させる。一対のデバイスＤ１
及びＤ２が、層３２上に形成され、高抵抗陽子照
射ｎ−GaAs層３６により、相互に分離される。
従つて、デバイスＤ１及びＤ２は層３２及び３６
により形成された半導体基体中に、やはり少くと
も部分的に埋め込まれ、デバイス及び層３６の厚
さは、プレーナ構造を生成するのに適している。
半導体メモリ中のように、デバイスＤ１はバスバ
ーとして働く層３２上の電極と、デバイスＤ１の
最上部上の電極間に、適当な電気信号を印加する
ことにより、適切に動作させることができる。同
様に、デバイスＤ２は電極３８及び電極４２間
に、信号を印加することにより、選択的に動作さ
せられる。
第４図の構造は、以下に例を示すプロセス工程
により、製作できる。層３２及び３６をGaAsの
半絶縁性単結晶基板３４上に、エピタキシヤル成
長させる。次に、ｎ−GaAs層３６に1013−
1014／cm2の範囲のドーズで、１ないし複数回陽子
照射し、それによつて層３６を高抵抗（たとえ
ば、108−109Ω−cm）にする。照射のエネルギー
は、層３６の厚さ全体を高抵抗とするように、選
択される。層３２は一般に陽子照射しないが、高
抵抗となる最大深さを精密に制御することは難し
い。すなわち、陽子により生じる損傷の分布は、
ガウス分布をとるため、層３６に隣接したｐ−
GaAs層３２の表面部分は、ある程度の陽子照射
を受けるからである。しかし、陽子ドーズは、約
1014／cm2以下に選ばれるから、ｎ形GaAs層３６
のみが、高抵抗となる。陽子照射工程が完了した
後、デバイスＤ１及びＤ２が第３図に関連して述
べた技術のいずれかにより、層３６中に形成され
る。
により、製作できる。層３２及び３６をGaAsの
半絶縁性単結晶基板３４上に、エピタキシヤル成
長させる。次に、ｎ−GaAs層３６に1013−
1014／cm2の範囲のドーズで、１ないし複数回陽子
照射し、それによつて層３６を高抵抗（たとえ
ば、108−109Ω−cm）にする。照射のエネルギー
は、層３６の厚さ全体を高抵抗とするように、選
択される。層３２は一般に陽子照射しないが、高
抵抗となる最大深さを精密に制御することは難し
い。すなわち、陽子により生じる損傷の分布は、
ガウス分布をとるため、層３６に隣接したｐ−
GaAs層３２の表面部分は、ある程度の陽子照射
を受けるからである。しかし、陽子ドーズは、約
1014／cm2以下に選ばれるから、ｎ形GaAs層３６
のみが、高抵抗となる。陽子照射工程が完了した
後、デバイスＤ１及びＤ２が第３図に関連して述
べた技術のいずれかにより、層３６中に形成され
る。
他の構成も考えられる。具体的には、第３及び
４図中の構造は、デバイスＤ１及びＤ２が、第２
図の層１４及び１６の陽子照射前又は第３図の層
３２及び３６の陽子照射前記に形成されるような
別のプロセス工程を含むようにしてもよい。その
ような場合、陽子照射がデバイスの特性又は動作
を著しく損う可能性があるならば、デバイスＤ１
及びＤ２の最上部表面を、適当にマスクするのが
適切である。
４図中の構造は、デバイスＤ１及びＤ２が、第２
図の層１４及び１６の陽子照射前又は第３図の層
３２及び３６の陽子照射前記に形成されるような
別のプロセス工程を含むようにしてもよい。その
ような場合、陽子照射がデバイスの特性又は動作
を著しく損う可能性があるならば、デバイスＤ１
及びＤ２の最上部表面を、適当にマスクするのが
適切である。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/555,670 US4599791A (en) | 1983-11-28 | 1983-11-28 | Method of making integrated circuits employing proton-bombarded AlGaAs layers |
| US555670 | 1993-11-28 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318007A Division JPH0831521B2 (ja) | 1983-11-28 | 1994-12-21 | 高抵抗領域及び低抵抗領域を有するＡｌＧａＡｓ半導体デバイス製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61500519A JPS61500519A (ja) | 1986-03-20 |
| JPH0586852B2 true JPH0586852B2 (ja) | 1993-12-14 |
Family
ID=24218177
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59503815A Granted JPS61500519A (ja) | 1983-11-28 | 1984-10-18 | 高及び低抵抗領域を有するＡｌＧａＡｓ半導体デバイス製作方法 |
| JP6318007A Expired - Lifetime JPH0831521B2 (ja) | 1983-11-28 | 1994-12-21 | 高抵抗領域及び低抵抗領域を有するＡｌＧａＡｓ半導体デバイス製作方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318007A Expired - Lifetime JPH0831521B2 (ja) | 1983-11-28 | 1994-12-21 | 高抵抗領域及び低抵抗領域を有するＡｌＧａＡｓ半導体デバイス製作方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4599791A (ja) |
| EP (1) | EP0162057B1 (ja) |
| JP (2) | JPS61500519A (ja) |
| KR (1) | KR950000664B1 (ja) |
| CA (1) | CA1217879A (ja) |
| DE (1) | DE3475991D1 (ja) |
| WO (1) | WO1985002496A1 (ja) |
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| GB2222304A (en) * | 1987-07-01 | 1990-02-28 | Plessey Co Plc | Gallium arsenide device |
| US5124270A (en) * | 1987-09-18 | 1992-06-23 | Kabushiki Kaisha Toshiba | Bipolar transistor having external base region |
| US5455183A (en) * | 1994-01-03 | 1995-10-03 | Honeywell Inc. | Method for fabricating a FET having a dielectrically isolated gate connect |
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|---|---|---|---|---|
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| DE2832012A1 (de) * | 1978-07-20 | 1980-01-31 | Siemens Ag | Verfahren zum herstellen einer dreidimensionalen integrierten schaltung |
| GB2050802B (en) * | 1979-06-12 | 1983-03-02 | Imp Group Ltd | Feeding tobacco webs |
| US4447905A (en) * | 1981-03-25 | 1984-05-08 | Bell Telephone Laboratories, Incorporated | Current confinement in semiconductor light emitting devices |
| US4378255A (en) * | 1981-05-06 | 1983-03-29 | University Of Illinois Foundation | Method for producing integrated semiconductor light emitter |
| US4403397A (en) * | 1981-07-13 | 1983-09-13 | The United States Of America As Represented By The Secretary Of The Navy | Method of making avalanche photodiodes |
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1983
- 1983-11-28 US US06/555,670 patent/US4599791A/en not_active Expired - Lifetime
-
1984
- 1984-10-18 EP EP84903875A patent/EP0162057B1/en not_active Expired
- 1984-10-18 DE DE8484903875T patent/DE3475991D1/de not_active Expired
- 1984-10-18 KR KR1019850700131A patent/KR950000664B1/ko not_active Expired - Fee Related
- 1984-10-18 WO PCT/US1984/001677 patent/WO1985002496A1/en not_active Ceased
- 1984-10-18 JP JP59503815A patent/JPS61500519A/ja active Granted
- 1984-10-29 CA CA000466522A patent/CA1217879A/en not_active Expired
-
1994
- 1994-12-21 JP JP6318007A patent/JPH0831521B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61500519A (ja) | 1986-03-20 |
| KR950000664B1 (ko) | 1995-01-27 |
| EP0162057A1 (en) | 1985-11-27 |
| JPH0831521B2 (ja) | 1996-03-27 |
| KR850700183A (ko) | 1985-10-25 |
| WO1985002496A1 (en) | 1985-06-06 |
| EP0162057B1 (en) | 1989-01-04 |
| DE3475991D1 (en) | 1989-02-09 |
| US4599791A (en) | 1986-07-15 |
| CA1217879A (en) | 1987-02-10 |
| JPH07254641A (ja) | 1995-10-03 |
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