JPH05869B2 - - Google Patents

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JPH05869B2
JPH05869B2 JP58000231A JP23183A JPH05869B2 JP H05869 B2 JPH05869 B2 JP H05869B2 JP 58000231 A JP58000231 A JP 58000231A JP 23183 A JP23183 A JP 23183A JP H05869 B2 JPH05869 B2 JP H05869B2
Authority
JP
Japan
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oxide film
forming
type semiconductor
δvt
gate
Prior art date
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Application number
JP58000231A
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English (en)
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JPS59125662A (ja
Inventor
Masayuki Yoshida
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National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
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Publication date
Application filed by Agency of Industrial Science and Technology filed Critical Agency of Industrial Science and Technology
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Publication of JPH05869B2 publication Critical patent/JPH05869B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]

Landscapes

  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はMOS型半導体装置のゲート酸化膜形
成方法に関するもので、特に耐放射線MOS型半
導体装置のゲート酸化膜形成方法に使用されるも
のである。
〔発明の技術的背景とその問題点〕
従来MOS型半導体装置のゲート酸化膜を形成
する場合、所望する膜厚になるようにシリコン酸
化して得ていた。又、ゲート酸化膜形成後ゲート
電極形成までに通常の薬品処理でエツチングされ
る膜厚は、その目的がナチユラルオキサイドをと
ることであるためせいぜい10〜20Åであつた。
一方物質にγ線などの放射線を照射すると、そ
の物質を電離させ、正電荷と電子を生じる。物質
がゲート酸化膜などの絶縁物であると、電子は移
動度が大きいため、すみやかに外部に流出する
が、正電荷の一部は、絶縁物内に半永久的に捕獲
される。その捕獲に関しては絶縁物の微視的構造
が問題となり、構造の乱れている所が正電荷捕獲
中心となる。
放射線照射による、ゲート酸化膜中の正電荷捕
獲によつてMOS型半導体装置のゲートしきい値
電圧、VTは負の方向にシフトする。ゲート酸化
膜厚が小さい方がシフトは小さいので耐放射線性
デバイスとして有利であるが、その膜厚が300Å
以下になると構造の乱れによつてSi−SiO2界面
付近に捕獲中心がより多く存在する。したがつて
予想されるしきい値電圧VTシフトよりも大きな
しきい値電圧VTシフトとなり、MOSデバイス
のVTマージンを大きくとらなければならないと
いう欠点を有する。
〔発明の目的〕
本発明は上記点に鑑みなされたものでMOS型
半導体装置の放射線装置によるしきい値電圧VT
の変動を小さくおさえることのできるMOS型半
導体装置のゲート絶縁膜形成方法を提供すること
を目的とするものである。
〔発明の概要〕
本発明の概要は300Å以下のシリコン酸化膜の
形成において、Si−SiO2界面付近の正電荷捕獲
中心を減らし、かつ、その中心をSiから遠ざける
ため、まず、400Å以上のシリコン酸化膜を形成
し、その後エツチングすることにより、この酸化
膜厚を300Å以下にすることである。
〔発明の実施例〕
以下、本発明を実施例に従い詳細に説明する。
第1図は耐放射線素子として有望なSOS(Silicon
on Sapphire)を示す工程断面概略図である。第
1図aに示すようにサフアイヤ10上に素子領域
11形成後第1図bに示すように850℃で27分の
水素燃焼酸化を行なうと400ÅのSiO212が成長
する。次に第1図cに示すようにこれを1%HF
水溶液で3分エツチングすると約120Åエツチン
グされ280Åのシリコン酸化膜13がえられる。
さらに第1図dに示すように不純物注入により
VT制御を行なつた後ゲート電極14を形成する
と放射線に強いMOS型半デハイスができる。
本実施例ではSOS構造について述べたものであ
るが、シリコンウエハーについても適用できる。
又、水素燃焼酸化の代わりにウエツト酸化、又は
1000℃程度のドライ酸化でもよい。HF水溶液の
濃度は何%でもよい。又、フツ化アンモニウム水
溶液のようにSiO2をエツチングできるものでも
よい。
MOS型トランジスタに放射線を照射すると、
ゲート絶縁膜に正電荷が捕獲され、その結果とし
て、トランジスタのしきい電圧VTはPMOS
NMOS共に負側にシフトする。トランジスタ特
性のシフトの例を第2図に示す。シフトが大きい
と、LSI設計時のVTマージンを越えて回路が動
作しなくなる。
ゲート酸化膜中の正電荷捕獲は、実際には、あ
る分布をもつているが、IEEE Transactions on
Nuclear Science,vol.NS−25,NO6.
December1978,“A SIMPLE MODEL FOR
PREDICTING RADIATION EFFECTS IN
MOS DEVICES”記載のモデルによると第3図
に示すように分布の重心の位置に、すべての電荷
が存在するものとする。ここでQ2,Qmはそれぞ
れ放射線照射によつて誘起された捕獲正電荷Qox
をおぎなうためにSi側とゲート側に誘起された電
荷である。このモデルにしたがうと、放射線照射
によるしきい値電圧シフトΔVTは次式で示され
る。
ΔVT=qNoxx2/εoxεo ここでεox・εoは、SiO2の誘電率qは電荷素
量、Noxは放射線照射によつて捕獲された正電
荷数、x1はSi−SiO2界面から捕獲中心までの距
離、x2は捕獲中心からゲート電極までの距離であ
る。
正電圧を印加して照射した場合、Noxはx2
比例し、比例定数をCとするとNox=Cx2/2とな
り、ΔVTは、 ΔVT=−q.c/εox・εox2/2 =−q.c/εox・εo(Tox−x12、 (Toxはゲート酸化膜厚)となる。Toxが十分大
きいと、X1は一定(我々の実験では〜130Å)と
なり、ΔVTはToxの2乗の関数となる。第4図
にToxとΔVTの関係をlog−logでとつた図を示
す。
第4図において左がN−ch,右がP−ch,o
印は、as grownのもので×は、600Å形成してか
ら、200Åおよび300Åにエツチングしたものであ
る。Toxが400Å以上では、ΔVTはToxの2乗の
関数になつている。ところが、それ以下のToxで
は2乗の関係からはずれ、予想されるΔVTより
も大きくなつている(○印)。これはToxが小さ
いと、Si−SiO2界面付近のSiO2構造の乱れが改
善されるひまがなく、正電荷捕獲中心が、よりSi
界面近くに存在することが予想される。そこで最
初600Åの熱酸化膜を形成し、それをエツチング
して300Åにした場合のΔVT(×印)を同図に示
す。N−chではΔVTが1.4Vから0.7Vに減少し、
P−chでは1.8Vから1.0Vに減少させることがで
きる。
〔発明の効果〕
以上、説明したように本発明によれば、MOS
型半導体装置のゲート酸化膜形成において、まず
400Å以上のシリコン酸化膜を形成し、その後除
去し、300Å以下にすることによつて、しきい値
電圧変動の少ない、MOS型半導体装置のゲート
絶縁膜形成方法を提供することができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す工程断面図、
第2図はガンマ線照射によるトランジスタ特性の
変化を示す図、第3図はSiO2中の正電荷捕獲を
簡略化した図、第4図はゲート酸化膜厚、Toxに
対するしきい値シフトΔVTを対数−対数グラフ
によつて示した図である。図において、 10……サフアイア基板、11……シリコン素
子領域、12……酸化直後の厚いゲート酸化膜、
13……エツチングした後の薄い酸化膜、14…
…ゲート電極。

Claims (1)

    【特許請求の範囲】
  1. 1 MOS型半導体のゲート酸化膜形成工程にお
    いて、300Å以下のシリコン酸化膜を形成する場
    合、400Å以上のシリコン熱酸化膜を形成し、そ
    の後除去することにより、この酸化膜厚を300Å
    以下にすることを特徴とするMOS型半導体のゲ
    ート絶縁形成方法。
JP58000231A 1983-01-06 1983-01-06 Mos型半導体装置のゲ−ト絶縁膜形成方法 Granted JPS59125662A (ja)

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JP58000231A JPS59125662A (ja) 1983-01-06 1983-01-06 Mos型半導体装置のゲ−ト絶縁膜形成方法

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JPS59125662A JPS59125662A (ja) 1984-07-20
JPH05869B2 true JPH05869B2 (ja) 1993-01-06

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JP2715086B2 (ja) * 1988-02-01 1998-02-16 東芝セラミックス 株式会社 半導体ウェーハに対する熱酸化膜の形成方法
US4950618A (en) * 1989-04-14 1990-08-21 Texas Instruments, Incorporated Masking scheme for silicon dioxide mesa formation
JP2001033644A (ja) * 1999-07-19 2001-02-09 Shin Etsu Chem Co Ltd 光導波路膜の製造方法
JP2009212366A (ja) * 2008-03-05 2009-09-17 Oki Semiconductor Co Ltd 半導体装置の製造方法

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