JPH01165130A - 誘導体と半導体との間の界面電界の修正 - Google Patents

誘導体と半導体との間の界面電界の修正

Info

Publication number
JPH01165130A
JPH01165130A JP63235098A JP23509888A JPH01165130A JP H01165130 A JPH01165130 A JP H01165130A JP 63235098 A JP63235098 A JP 63235098A JP 23509888 A JP23509888 A JP 23509888A JP H01165130 A JPH01165130 A JP H01165130A
Authority
JP
Japan
Prior art keywords
interface
atoms
dielectric
calcium
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63235098A
Other languages
English (en)
Inventor
Sheldon Aronowitz
シェルドン アロノウィッツ
Kranti Anand
クランチ アナンド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH01165130A publication Critical patent/JPH01165130A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/013Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332Making the insulator
    • H10D64/01336Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/0134Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid with a treatment, e.g. annealing, after the formation of the insulator and before the formation of the conductor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/013Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332Making the insulator
    • H10D64/01336Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01346Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a gaseous ambient using an oxygen or a water vapour, e.g. oxidation through a layer
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00Ion implantation into wafers, substrates or parts of devices
    • H10P30/40Ion implantation into wafers, substrates or parts of devices into insulating materials
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/003Anneal
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/024Defect control-gettering and annealing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/06Gettering

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技監立夏 本発明は、トランジスタ等の半導体装置及びその製造方
法に関するものであって、更に詳細には、半導体装置の
活性領域内の表面電界を修正させる技術に関するもので
ある。
丈米荻権 半導体装置の活性領域の表面に本来的に存在する電界は
、その装置の動作特性の1つ又はそれ以上の特性に影響
を与える0例えば、MOS電界効果トランジスタにおい
て、ゲート酸化膜と活性チャンネル領域との界面に存在
する電界は、該装置のスレッシュホールド電圧及びキャ
リアの移動度を決定する。活性チャンネル領域がドープ
したシリコンから構成されており且つゲート酸化膜が二
酸化シリコンを有する場合、この界面の性質はそれが常
に正電荷を持つ様なものである。その結果、Nチャンネ
ルMOS装置は、典型的に、デプリションモードで動作
する。シリコンとゲート酸化膜との界面に安定な負電荷
を導入して、その際にこの界面に存在する正電界を減少
させ且つ一層中性の装置、即ちエンハンスメント型装置
とすることが可能であることが望ましい。
同様に、バイポーラトランジスタにおいて、低いコレク
タ電流で動作してその際にパワー条件を減少させること
が望ましい。然し乍ら、該トランジスタの低電流利得は
、ベース領域の表面でのキャリアの再結合によって影響
される。この再結合は、この表面に存在する電界に依存
する。この電界を適切に制御することが可能ならば、表
面再結合速度に影響を与えてトランジスタの低電流カッ
トオフを一層低くさせることが可能である。
■−度 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、モノリシック装置に
おける物質の表面において存在する電界を制御すること
を可能とし、特に、半導体物質と誘電体物質との界面に
本来的に存在する正味の正電荷を低下させることを可能
とする半導体装置及びその製造方法を提供することを目
的とする。
碧−」曳 本発明の目的は、誘電体物質の結晶構成体内に原子乃至
は分子のスペーシイズ即ち種を配置させることによって
達成される0本発明の好適実施例において、これらの種
はアルカリ土金属のグループから選択される。このグル
ープから選択された構成要素を該誘電体であるが該誘電
体物質及び半導体物質の界面近くに配置させることによ
り、電子密度を該構成体に与える電子密度再分布を発生
させる。この電子密度における変化は、正の界面電荷を
減少させ、構成る場合には、負の実効界面電荷とさせる
ことに貢献する。
この添加種は界面の十分に近くに配置させこの正味電荷
における減少が界面電界内に反映されるものでなければ
ならない。然し乍ら、アルカリ土金属の原子は該構成体
に電子を寄与するものであるから、各原子はそれに関連
して正味の正電荷を持っており、即ちそれは正イオンと
なる。従って、これらのイオンは、それらの正味の正電
荷が界面における電界から分離される様な界面からの距
離にあり、その際に該構成体内の他の原子への電子密度
シフトが支配的となることを許容するものでなければな
らない。
好適方法においては、核種は、イオン注入によて誘電体
構成体内に導入させ、次いでアニール等の熱活性化を行
なう。イオン注入プロセスのエネルギは、注入した種の
射影範囲がその分布ピークが熱活性化の後に誘電体/半
導体界面の誘電体側上にあることを確保する様に選択さ
れるべきである。好適には、熱活性化は、マルチステッ
プのアニール処理とする。第1ステップにおいて、構成
体を比較的低い温度、例えば非酸化性雰囲気中において
600℃以下でアニールする。その後に、同一の又は異
なった非酸化性雰囲気中において、−層高い温度、例え
ば900−1,100℃の範囲の温度で、アニールを行
なう、これらのステップのいずれか一方又は両方を繰返
し行なって所望により格子損傷を修復することが可能で
ある。
別法として、スペーシイズ即ち種をイオンクラスタビー
ム(ICB)技術によってホストの誘電体母村内に導入
させることが可能である。この方法の場合、ホスト母材
及び添加種の両方を、付着速度及び化学量論の良好な制
御によって発生させることが可能である。
1旌■ 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
以下の説明においては特にMOS構成体を参照して本発
明の詳細な説明を行なうが、これは単に本発明の理解を
容易とすることを目的とするものであって1本、発明を
これにのみ限定することを意図するものではない、即ち
、本発明はこのような特定のタイプの構成体のみに限定
されるべきものではなく、本発明による電界の修正技術
はlMo5構成体のみならずバイポーラ装置にも適用す
ることが可能なものである。
本発明の基本的な原理は、ホスト物質の表面近傍におけ
る位置においてホスト格子内に原子種を配置させること
によって半導体構成体における表面電界を修正させるこ
とである。更に詳細には、本発明は、誘電体物質と半導
体物質との間の界面電界を減少、更に好適には極性反転
を起させることに関するものである。本発明によれば、
この界面電界の減少は1元素の周期律表のグループla
2a又は3aからの元素の原子をホスト誘電体構成体内
に配置させることによって達成される。これらの元素の
各々は原子価電子の数が比較的小さいので、それは該構
成体に容易に電子密度を与えることが可能である。従っ
て、これらの元素の原子を誘電体/半導体界面に配置さ
せることによって、正味の正の電子電荷を減少させるこ
とが可能である。
然し乍ら、周期律表のグループ1a及びグループ3aの
場合、構成要素に対する特定の格子個所(即ち、格子の
サイト乃至は位置)は所望の結果を得るために臨界的な
ものであることが判明した。
更に詳細に説明すると、理論的モデル化によって。
2つのリンクされた酸化物結晶セルの格子間個所にグル
ープ1の元素であるナトリウム及びボタシウムを配置さ
せることによって物質の表面において負の実効電荷とさ
せるが、これらの同一の元素を異なった格子間個所に配
置させることによって正味正の電荷となることが判明し
た。特に、2つのリンクされたβクリストバライトセル
内の座標(−1,5258,0,4,3288)によっ
て画定される個所である格子間個所2に原子を配置させ
ることによって、負の実効電荷となるが、座標(0,0
,4,3288)を持った個所である個所1に配置させ
ることによって、正の実効電荷となること、従って、ホ
スト物質の表面における電界において正味の減少を得る
為には、添加種を適切な格子個所に位置させることを確
保することが必要である。この原子種の配置に対する特
定の個所に対しての依存性が臨界的であることは、グル
ープ3の元素に対しても同様に適用可能なものであると
考えられる。
対照的に、グループ2aのアルカリ土金属は、特定の個
所に配置させることと相対的に実質的に増加した結果を
提供する。例えば、カルシウムは。
それが個所2に位置されている場合には電荷の大きさは
最大であるが、3つの全ての使用可能な格子間個所にお
いて負の実効電荷を呈する。実験結果によれば、ストロ
ンチウム及びバリウムも、特定の個所の位置に無関係に
、負の実効電荷を発生することを表している。従って1
表面電荷の正味の減少は特定の個所に配置することに依
存するものではないので、アルカリ土金属は誘電体構成
体内に配置させるのに最も好適な種である。
以下の具体例は、カルシウムを二酸化シリコン構成体内
に注入することによって得られるデバイス即ち装置の特
性を例示するものである。
例1 酸化物の層を、6−9Ω・C11のN型100シリコン
のウェハ上に熱成長させた。酸化物層の平均的厚さは、
770人±10人であった。
該ウェハを3つのグループに分けた。1つのグループの
ウェハには、I X 10 ”cm−2のドーズでカル
シウムを注入させた。2番目のグループのウェハにはI
 X 1013c+a−”のドーズでカルシウムを注入
させた。3番目のグループは、対照グループとして機能
するものであり、I X 1013cm−”のドーズで
クリプトンを注入させた。注入エネルギは、各注入に対
しての予測範囲(Rp)はSiO2/Si界面近傍の酸
化物内にである様に選択された。
次いで、全ての試料を以下のシーケンスでアニールさせ
た。
1、80%N2と20%N2からなる形成ガス中におい
て450℃において40分間。
2、純粋窒素中において1,100℃で30分間・ 3、前記形成ガス中において450℃で40分間・ 次いで、各々が第1図に示した如くアルミニウムゲート
12とシリコン基板14との間に介在される二酸化シリ
コン誘電体10を持ったMOSコンデンサを各ウェハに
構成させた。各コンデンサの容量を、室温においてI 
M Hzの周波数で且つ300℃のバイアス温度で測定
した。
これらの測定の結果を、第2図の容量−電圧(C/V)
線図に表しである。この図から理解される如く、カルシ
ウムの注入ドーズが一層高くなると、構成体の容量をよ
り低いカルシウム注入ドーズに関して右側ヘシフトさせ
る。基本的に、構成体は、誘電体/半導体の界面におい
て付加的な固定的負電荷が存在するかの如き特性を示す
1013cm−”のクリプトン注入によって得られる減
少された容量曲線は、−層低いドーズのカルシウム曲線
と一致する。このデータは、−層高いカルシウムのドー
ズでの注入の場合に見られる右側へのシフトは、格子欠
陥に起因するものではないという事実を確立している。
クリプトンはカルシウムよりも一層質量が大きいので、
格子欠陥に起因する容量変化は、カルシウムの場合と同
等のドーズの場合よりもクリプトンの場合には一層高い
結果を発生するはずである。
例II シリコンウェハ上に酸化物の層を成長させた。
該ウェハは、5EH1100、P型、11−18Ω”c
mの基板、及び5EH1100、N型、5−9Ω・cI
Iの基板であった。該酸化物層は900℃でドライHC
Iプロセスで750人の厚さに成長させた。
試料を10”、10”、及び1014cI11″″2の
夫々のドーズでカルシウムを注入させた。注入エネルギ
は、Rpが約560人である様に70KeVに選択した
にの深さは、アニーリングの後に二酸化シリコン/シリ
コンの界面の酸化物側にカルシウムの分布ピークが残存
することを確保していた6M0Sコンデンサを形成し、
且つ該試料を以下のシーケンスでアニールした。
1.90%N2及び10%N2からなる混合物において
450℃で20分間。
2、純粋窒素中において750℃で30分間。
3、90%N2及び10%N2の混合物内において45
0℃で20分間。
4、純粋窒素中で905℃において30分間。
5、90%N2及び10%N2からなる混合物内におい
て450℃で20分間。
6、90%N2及び10%N2からなる混合物内におい
て500℃で20分間。
酸化物内へのカルシウムを注入していない対照グループ
の試料も同様の態様でアニールした。各アニールステッ
プの後に、非破壊性水銀プローブ技術を使用して、該試
料の容量−電圧特性を高周波数(約100 k Hz 
)で測定した。各アニールの間に、該試料を沸騰H2O
2/H2SO4溶液中で清浄化して水銀のトレースを除
去した。
以下の人工は、対照グループと相対的に、種々のアニー
ルの関数として、注入させた試料の関係するパラメータ
Vminにおける変化を示している。
V minは、MOS構成体が反転される電圧を表して
おり、従って長尺チャンネルトランジスタに対するスレ
ッシュホールド電圧に対応している。従って、この値は
1反転の時点における該構成体における全電荷を直接的
に検知する。このパラメータは、識別することが容易で
あるので、該構成体に対するフラットバンド電圧Vfb
の代わりに選択した。
表I:SiO,内へのカルシウム注入に関連するVai
nシフト 750人酸化物内への10 ”Cab/cm”アニール #1#2(#3十$4)   #5     #6Va
in  −5,7−6,2−1,0+0.4   +0
.8Vain  OOOOO (対照) アニーリングの前及び最終的アニールの後の注入した試
料に対するC/Vデータを夫々第3a図及び第3b図に
示しである。
人工に含まれるデータは、7.OVのV winにおけ
る最大のシフト、即ち(+0.8− (−6゜2))、
を示している。これらのシフトは、各アニールに対して
正の方向である。従って、全フィールド電荷はより少な
く正(−層負)となる、実際的なC/Vデータを検査す
ると、 Vainの位置における最大のエラーは±0,
15Vであることをか分かる。従って、表Iに示された
V winにおけるシフトは、V ff1in値におけ
る不確定性か又は格子欠陥に起因するものであるとする
ことの可能な最大電圧のいずれかと比較して、非常に大
きなものであるので、該データによって表される結論は
、電荷交換はアニーリング手順の期間中にカルシウム原
子と関連するものであるということになる。
カルシウムを注入させた試料も約0.03の低散逸係数
(D)を示しており、一方対照試料の場合は約0.2で
あるのと対照的である。このパラメータはlMOSコン
デンサにおける酸化物の品質の良好な測定を与える。該
データは、カルシウム原子の存在は、酸化物/シリコン
界面に対する損傷を基礎に予測されたかもしれない該構
成体内の抵抗性ロスを増加させることはないことを表し
ている。
界面電界における変化に対する最適な貢献度を与える為
に、誘電体に添加された種は、界面においてではなくそ
の近傍に位置させるべきである。
界面に位置されると、添加種が原子価電子を放出する時
に発生する正イオンは、自由電子が電界に与える影響を
相殺させることとなる。従って、注入イオンは、界面か
ら少なくとも2個の原子分の層だけ離れた位置に位置さ
せるべきであり、好適には、2個乃至20個の原子分の
層の範囲内に位置させて、該注入イオンを表面電界から
離隔させるべきである。注入エネルギは、最終的処理の
後に、該注人種が該界面からこの距離範囲内に位置され
る様に選択されるべきである。
例lll 750人の厚さを持った酸化物層を有する試料を1例I
Iにおける如く、10”cm−”のドーズレベルで且つ
70KeVの注入エネルギでカルシウムを注入させた。
カルシウムの分布は、二次イオン質量分析(SIMS)
を使用して決定した。この決定の結果を第4a図に示し
である。
次いで、該試料を以下のシーケンスに従ってアニールさ
せた。
1.90%N2及び10%N2中において500℃で4
0分間。
2.100%N2中で950℃において30分間。
3、90%N2及び10%N3中において500℃で4
0分間。
カルシウムの分布を再度決定し、且つSIMSデータを
第4b図に示した。
第4a図及び第4b図に示したデータの比較から、カル
シウムの分布はアニーリングプロセスによって実質的に
影響を受けないことが分かる。従って、注入プロセスに
対してのエネルギレベルは。
Rpが添加種に対する所望の位置の最終的な範囲内に入
る様に選択することが可能である。
アルカリ土金属ストロンチウム及びバリウムの原子はカ
ルシウムの原子よりも寸法が一層大きいので、二酸化シ
リコン格子構成体においてカルシウムよりも移動度が小
さい、従って、該アルカリ土金属原子は一層安定であり
、且つシステムに対して一層高い電子密度に貢献する。
以上1本発明の具体的実施の態様に付いて詳細に説明し
たが1本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である0例えば、誘電
体内における添加原子種の配置は、イオン注入の代わり
にイオンクラスタビーム(ICB)によっても達成する
ことが可能である。この技術の場合、ホスト格子はビー
ム、及びビーム発生器内の異なった供給源ヘスイッチす
ることにより導入される添加イオンによって発生される
【図面の簡単な説明】
第1図はMOSコンデンサの概略断面図、第2図は酸化
物内に注入した種々の濃度のカルシウム及びクリプトン
を持ったMOSコンデンサの容量を示したコレクタ/電
圧(C/V)を示したグラフ図、第3a図及び第3b図
はアニール前及び最終的なアニールステップ後の本発明
の別の例のC/V特性を示した各グラフ図、第4a図及
び第4b図はアニーリングの前後における基板内のカル
シウムの分布を示した各SIMSグラフ図、である。 特許出願人    ナショナル セミコンダクタ コー
ポレーション 図面の浄書′内;1に変更なし) f;g、2 7う5. テ久 婦S (w−’tc?o+qz ) 手続補正書防式) %式% 1、事件の表示   昭和63年 特許願 第2350
98号2、発明の名称   誘電体と半導体との間の界
面電界の修正3、補正をする者 事件との関係   特許出願人 4、代理人

Claims (1)

  1. 【特許請求の範囲】 1、モノリシック回路構成体における半導体物質と誘電
    体物質との界面における電界を修正する方法において、
    約10^1^2cm^−^2及び約10^1^4cm^
    −^2の間の濃度で前記界面の近傍近くで前記誘電体物
    質内にアルカリ土金属の原子を配置させることを特徴と
    する方法。 2、特許請求の範囲第1項において、前記構成体を非酸
    化性雰囲気中においてアニールさせることを特徴とする
    方法。 3、特許請求の範囲第2項において、前記アニール工程
    は、前記構成体を第1温度でアニールし次いで前記構成
    体を第2の一層高い温度でアニールする2ステップ工程
    を有することを特徴とする方法。 4、特許請求の範囲第3項において、前記第1温度は約
    600℃以下であり且つ前記第2温度は約600℃以上
    であることを特徴とする方法。 5、特許請求の範囲第3項において、前記2ステップ工
    程は前記アニールステップの期間中に複数回繰返し行な
    われることを特徴とする方法。 6、特許請求の範囲第5項において、前記第1温度は約
    600℃以下であり且つ前記第2温度は約600℃以上
    であることを特徴とする方法。 7、特許請求の範囲第1項において、前記アルカリ土金
    属はカルシウムであることを特徴とする方法。 8、特許請求の範囲第1項において、前記誘電体物質は
    SiO_2であり且つ前記半導体物質はシリコンである
    ことを特徴とする方法。 9、特許請求の範囲第1項において、前記原子はイオン
    注入によって前記誘電体物質内に配置させることを特徴
    とする方法。 10、特許請求の範囲第1項において、前記原子はイオ
    ンクラスタビームによって前記誘電体物質内に配置させ
    ることを特徴とする方法。 11、特許請求の範囲第1項又は第8項において、前記
    原子は前記界面から少なくとも2原子分の層に配置され
    ることを特徴とする方法。 12、特許請求の範囲第11項において、前記原子は前
    記界面から2乃至20原子分の範囲の層内に配置される
    ことを特徴とする方法。 13、特許請求の範囲第11項において、前記原子の存
    在が前記界面において正でない正味実効変化となること
    を特徴とする方法。 14、半導体チャンネル領域及び前記チャンネル領域と
    界面を形成する前記半導体の酸化物を具有するゲート絶
    縁体を具備するMOS構成体において、前記ゲート絶縁
    体は、更に、前記構成体の界面電界を減少させる為に前
    記界面の近傍において前記酸化物内に分布されたアルカ
    リ土金属の原子を有することを特徴とするMOS構成体
    。 15、特許請求の範囲第14項において、前記アルカリ
    土金属はカルシウムであることを特徴とするMOS構成
    体。 16、特許請求の範囲第15項において、前記カルシウ
    ムは前記界面から2乃至20原子分の層内におき前記酸
    化物内に約10^1^2乃至10^1^4cm^−^3
    の濃度を持っていることを特徴とするMOS構成体。
JP63235098A 1987-09-21 1988-09-21 誘導体と半導体との間の界面電界の修正 Pending JPH01165130A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US9904887A 1987-09-21 1987-09-21
US99,048 1987-09-21

Publications (1)

Publication Number Publication Date
JPH01165130A true JPH01165130A (ja) 1989-06-29

Family

ID=22272308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63235098A Pending JPH01165130A (ja) 1987-09-21 1988-09-21 誘導体と半導体との間の界面電界の修正

Country Status (5)

Country Link
US (1) US6117749A (ja)
EP (1) EP0308814B1 (ja)
JP (1) JPH01165130A (ja)
CA (1) CA1315420C (ja)
DE (1) DE3877877T2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03190230A (ja) * 1989-12-20 1991-08-20 Fujitsu Ltd 半導体装置およびその製造方法
DE4316855C1 (de) * 1993-05-19 1994-09-15 Siemens Ag Mikroelektronische Schaltungsstruktur und Verfahren zu deren Herstellung
US5387530A (en) * 1993-06-29 1995-02-07 Digital Equipment Corporation Threshold optimization for soi transistors through use of negative charge in the gate oxide
US5407850A (en) * 1993-06-29 1995-04-18 Digital Equipment Corporation SOI transistor threshold optimization by use of gate oxide having positive charge
JP4397491B2 (ja) * 1999-11-30 2010-01-13 財団法人国際科学振興財団 111面方位を表面に有するシリコンを用いた半導体装置およびその形成方法
FR2881419B1 (fr) * 2005-01-28 2007-11-09 Centre Nat Rech Scient Procede de fabrication d'un materiau a base d'oxyde de silicium et a faible constante dielectrique
RU2366031C2 (ru) * 2007-09-20 2009-08-27 Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" Твердотельная матрица вакуумных фотоэлектрических преобразователей электромагнитного излучения
JP2017055015A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1444538A1 (de) * 1963-08-12 1968-12-12 Siemens Ag Verfahren zum Herstellen von Halbleiterbauelementen
US3310442A (en) * 1964-10-16 1967-03-21 Siemens Ag Method of producing semiconductors by diffusion
US3328210A (en) * 1964-10-26 1967-06-27 North American Aviation Inc Method of treating semiconductor device by ionic bombardment
DE1544281C3 (de) * 1966-03-04 1975-04-03 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Dotieren von Silicium- Halbleitermaterial
NL6807368A (ja) * 1967-07-05 1969-01-07
US3664895A (en) * 1969-06-13 1972-05-23 Gen Electric Method of forming a camera tube diode array target by masking and diffusion
FR2191272A1 (ja) * 1972-06-27 1974-02-01 Ibm France
US4007294A (en) * 1974-06-06 1977-02-08 Rca Corporation Method of treating a layer of silicon dioxide
US4048350A (en) * 1975-09-19 1977-09-13 International Business Machines Corporation Semiconductor device having reduced surface leakage and methods of manufacture
GB1596184A (en) * 1976-11-27 1981-08-19 Fujitsu Ltd Method of manufacturing semiconductor devices
GB1566072A (en) * 1977-03-28 1980-04-30 Tokyo Shibaura Electric Co Semiconductor device
FR2395606A1 (fr) * 1978-02-08 1979-01-19 Ibm Structure de capacite amelioree a champ eleve utilisant une region de piegeage de porteurs
GB2028582A (en) * 1978-08-17 1980-03-05 Plessey Co Ltd Field effect structure
JPS56125848A (en) * 1980-03-07 1981-10-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Surface treatment of semiconductor
JPH0783031B2 (ja) * 1984-03-08 1995-09-06 敏和 須田 ▲ii▼−▲v▼族化合物半導体の薄膜又は結晶の製造方法
US4622082A (en) * 1984-06-25 1986-11-11 Monsanto Company Conditioned semiconductor substrates
US4710478A (en) * 1985-05-20 1987-12-01 United States Of America As Represented By The Secretary Of The Navy Method for making germanium/gallium arsenide high mobility complementary logic transistors
EP0213972A1 (en) * 1985-08-30 1987-03-11 SILICONIX Incorporated Method for shifting the threshold voltage of DMOS transistors

Also Published As

Publication number Publication date
EP0308814A2 (en) 1989-03-29
US6117749A (en) 2000-09-12
DE3877877T2 (de) 1993-05-19
EP0308814A3 (en) 1989-04-26
DE3877877D1 (de) 1993-03-11
EP0308814B1 (en) 1993-01-27
CA1315420C (en) 1993-03-30

Similar Documents

Publication Publication Date Title
KR100204856B1 (ko) 반도체 기판의 표면 영역내에 얕은 접합을 형성하기 위한 방법 및 장치
US5270244A (en) Method for forming an oxide-filled trench in silicon carbide
Nishioka et al. Dielectric Characteristics of Double Layer Structure of Extremely Thin Ta2 O 5/SiO2 on Si
US4447272A (en) Method for fabricating MNOS structures utilizing hydrogen ion implantation
JPH0777259B2 (ja) 所望の温度係数を持った多結晶シリコン抵抗の製造方法
US3887994A (en) Method of manufacturing a semiconductor device
JPS62113474A (ja) 半導体集積回路の製造方法
Dickey et al. Improved dielectric properties for anodic aluminum oxide films by soft/hard two‐step electrolytic anodization
US6117749A (en) Modification of interfacial fields between dielectrics and semiconductors
KR100367740B1 (ko) 반도체 소자의 게이트 산화막 제조방법
JP7540187B2 (ja) 酸化ガリウム半導体の製造方法
Bahir et al. Electrical properties of donor and acceptor implanted Hg1− x Cd x Te following cw CO2 laser annealing
JPS5856417A (ja) 半導体装置の製造方法
JPH02159069A (ja) 半導体装置の製造方法
Aubuchon et al. Effects of HCL gettering, CR doping and AL+ implantation on hardened SiO 2
Stanchina et al. Effects and characterization of ion implantation enhanced GaAs Schottky barriers
US5051377A (en) Method for forming a thin dielectric layer on a substrate
JP2834344B2 (ja) 半導体装置の絶縁膜の製造方法
JP2001358146A (ja) 半導体装置および半導体基板の処理方法
JP2685384B2 (ja) 半導体基板の製造法
JP3453764B2 (ja) 半導体装置の製造方法
JP3459050B2 (ja) Mosトランジスタの製造方法
JPH05869B2 (ja)
JP2780501B2 (ja) 絶縁膜付き半導体ウェハ及びその製造方法
Gao et al. The modification of SIMOX (separated by implantation of oxygen) material to improve the total-dose irradiation hardness