JPH0377329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[概要]
SHMOX (Separation by IMpl
nted (lXjgen)法により形成した5OI(
Silicon On In5ulator)基板の結
晶欠陥を低減する方法に関し。
nted (lXjgen)法により形成した5OI(
Silicon On In5ulator)基板の結
晶欠陥を低減する方法に関し。
Sol薄膜の結晶欠陥数を低減して、良好な素子特性を
有する素子の形成ができるようにすることを目的とし 半導体基板内に酸素イオンを注入して1表面に該半導体
からなる薄膜を残して絶縁膜を形成したSol基板に、
1.100°C以上の温度と500°C以下の温度を
交互に繰り返す温度サイクルを加えるように槽底する。
有する素子の形成ができるようにすることを目的とし 半導体基板内に酸素イオンを注入して1表面に該半導体
からなる薄膜を残して絶縁膜を形成したSol基板に、
1.100°C以上の温度と500°C以下の温度を
交互に繰り返す温度サイクルを加えるように槽底する。
(産業上の利用分野)
本発明は半導体装置の製造方法に係り、 SIMOX法
により形成したSol薄膜の結晶欠陥を低減する方法に
関する。
により形成したSol薄膜の結晶欠陥を低減する方法に
関する。
Sol基板は、寄生容量が少なく素子の高速化ができ、
素子分離が容易であり、α線等放射線耐性が強く、高耐
圧素子の形成ができる等多くの利点を持っているため、
MOS IC等への実用化が進められている。
素子分離が容易であり、α線等放射線耐性が強く、高耐
圧素子の形成ができる等多くの利点を持っているため、
MOS IC等への実用化が進められている。
〔従来の技術]
SON基板の1つにSIMOX法で作成されたものがあ
るが、これは酸素イオンの注入によりSi基板内に形成
された絶縁膜上のSi薄膜を素子形成膜として使用する
ものである。
るが、これは酸素イオンの注入によりSi基板内に形成
された絶縁膜上のSi薄膜を素子形成膜として使用する
ものである。
ここでは、 SIMOX法で作成されたSol i板を
SIMOχ基板と呼ぶことにする。
SIMOχ基板と呼ぶことにする。
次に、 SH?OX基板形戒条件形成例と形成結果を示
す。
す。
元の基板:Si基板、n型、抵抗率IKΩcm。
主面(100) 。
注入イオン:0゛
注入エネルギー: 150 KeV
ドーズ量: 1xlO” Cm−2
射影飛程: 0.37μm
熱処理:窒素中1200°C,60分間形威された絶縁
膜の厚さ: 2000人形成されたSOI薄膜の厚さ:
2000ÅSol薄膜の結晶欠陥数の例: lXl
0’ cm−”SIMOX基板の絶縁膜上に形成された
素子形成用のsin膜(以下単にSOr 薄膜と呼ぶこ
とにする)は結晶欠陥が多く存在していた。
膜の厚さ: 2000人形成されたSOI薄膜の厚さ:
2000ÅSol薄膜の結晶欠陥数の例: lXl
0’ cm−”SIMOX基板の絶縁膜上に形成された
素子形成用のsin膜(以下単にSOr 薄膜と呼ぶこ
とにする)は結晶欠陥が多く存在していた。
[発明が解決しようとする課題〕
従来のSol薄膜は結晶欠陥が多く、ここに素子を形成
しても、リーク電流が大きく良好な素子特性が得られな
かった。
しても、リーク電流が大きく良好な素子特性が得られな
かった。
本発明はSOI薄膜の結晶欠陥数を低減して、良好な素
子特性を有する素子の形成ができるようにすることを目
的とする。
子特性を有する素子の形成ができるようにすることを目
的とする。
上記課題の解決は、半導体基板内に酸素イオンを注入し
て1表面に該半導体からなる薄膜を残して絶縁膜を形成
したSO1基板に、 1100°C以上の温度と500
°C以下の温度を交互に繰り返す温度サイクルを加える
ことを特徴とする半導体装置の製造方法により達成され
る。
て1表面に該半導体からなる薄膜を残して絶縁膜を形成
したSO1基板に、 1100°C以上の温度と500
°C以下の温度を交互に繰り返す温度サイクルを加える
ことを特徴とする半導体装置の製造方法により達成され
る。
[作用〕
本発明者は、 SIMOX基板に、 1100℃以上の
温度と500℃以下の温度を交互に繰り返し加えること
により、 SOr FJ膜の結晶欠陥数が低減すること
を実験的に確かめた(第2図〜第4図参照)。
温度と500℃以下の温度を交互に繰り返し加えること
により、 SOr FJ膜の結晶欠陥数が低減すること
を実験的に確かめた(第2図〜第4図参照)。
本発明はこの実験結果を利用したものである。
第1図に示すような温度サイクルを加えてSIMOX基
板をアニールした。
板をアニールした。
第1図は本発明の一実施例による温度サイクルを説明す
る図である。
る図である。
図は、高温時1150℃,低温時450°c、 iサ
イクル7分の温度サイクルを示す。
イクル7分の温度サイクルを示す。
第2図は温度サイクルのサイクル数に対するエッチピッ
ト数の関係を示す図である。
ト数の関係を示す図である。
ここで1エツチビツトを現すエツチングはエッチャント
としてライトエッチ液を用いて15秒間行った。
としてライトエッチ液を用いて15秒間行った。
図のように1エツチビツト数は10’ cm−”からサ
イクル数とともに漸減し、5サイクルあたりで飽和して
いき、 10サイクルで約106cm−”となる。
イクル数とともに漸減し、5サイクルあたりで飽和して
いき、 10サイクルで約106cm−”となる。
第3図はエッチピット数のアニール温度(高温時)依存
を示す図である。
を示す図である。
図は、温度サイクルの低温時温度を450°C一定にし
て、温度サイクルの高温時温度900−1200’cに
対する10サイクル後のエッチピット数をプロットした
ものである。
て、温度サイクルの高温時温度900−1200’cに
対する10サイクル後のエッチピット数をプロットした
ものである。
第4図はエッチピット数のアニール温度(低温時)依存
を示す図である。
を示す図である。
図は、温度サイクルの高温時温度を1150°C一定に
して、温度サイクルの低温時温度300〜700“Cに
対する10サイクル後のエッチピット数をプロットした
ものである。
して、温度サイクルの低温時温度300〜700“Cに
対する10サイクル後のエッチピット数をプロットした
ものである。
第3図2第4図の結果より、高温時温度は1100°C
以上、低温時温度は500℃以下の温度サイクルが効果
があることが分かる。
以上、低温時温度は500℃以下の温度サイクルが効果
があることが分かる。
実施例のSIMOX基板を用いて1通常の工程により高
速MO5IC等のデバイスを作成することができる。
速MO5IC等のデバイスを作成することができる。
[発明の効果〕
以上説明したように本発明によれば、 sor i膜の
結晶欠陥数を低減でき、良好な素子特性を有する素子の
形成ができるようになり、 So1基板の実用化に寄与
するようになった。
結晶欠陥数を低減でき、良好な素子特性を有する素子の
形成ができるようになり、 So1基板の実用化に寄与
するようになった。
第1図は本発明の一実施例による温度サイクルを説明す
る図。 第2図は温度サイクルのサイクル数に対するエッチピッ
ト数の関係を示す図 第3図はエッチピット数のアニール温度(高温時)依存
を示す図。 第4図はエッチピット数のアニール温度(低温20 時 間(分) 5X度サ イ ク ル 夷 図 サイクル数 0 温崖すイクフレのサイン)し扛 に対するエッチビット 第 図 エッチビット数のア;−レ温崖依、4 亮 3 図 イ&長時温度(1) エッチビット数の7二刊1’3j:s依存亮 図
る図。 第2図は温度サイクルのサイクル数に対するエッチピッ
ト数の関係を示す図 第3図はエッチピット数のアニール温度(高温時)依存
を示す図。 第4図はエッチピット数のアニール温度(低温20 時 間(分) 5X度サ イ ク ル 夷 図 サイクル数 0 温崖すイクフレのサイン)し扛 に対するエッチビット 第 図 エッチビット数のア;−レ温崖依、4 亮 3 図 イ&長時温度(1) エッチビット数の7二刊1’3j:s依存亮 図
Claims (1)
- 半導体基板内に酸素イオンを注入して、表面に該半導体
からなる薄膜を残して絶縁膜を形成したSOI基板に、
1100℃以上の温度と500℃以下の温度を交互に繰
り返す温度サイクルを加えることを特徴とする半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213428A JPH0377329A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
| US07/557,051 US5061642A (en) | 1989-08-19 | 1990-07-25 | Method of manufacturing semiconductor on insulator |
| DE90402260T DE69004201T2 (de) | 1989-08-19 | 1990-08-07 | Verfahren zur Herstellung einer SOI-Halbleiteranordnung. |
| EP90402260A EP0419302B1 (en) | 1989-08-19 | 1990-08-07 | A method of manufacturing semiconductor on insulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213428A JPH0377329A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377329A true JPH0377329A (ja) | 1991-04-02 |
Family
ID=16639066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213428A Pending JPH0377329A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5061642A (ja) |
| EP (1) | EP0419302B1 (ja) |
| JP (1) | JPH0377329A (ja) |
| DE (1) | DE69004201T2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0799295A (ja) * | 1993-06-07 | 1995-04-11 | Canon Inc | 半導体基体の作成方法及び半導体基体 |
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| WO2025122182A1 (en) | 2023-12-06 | 2025-06-12 | Silicon Storage Technology, Inc. | Method of making memory cells, transistor devices and logic devices on silicon-on-insulator substrate |
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1989
- 1989-08-19 JP JP1213428A patent/JPH0377329A/ja active Pending
-
1990
- 1990-07-25 US US07/557,051 patent/US5061642A/en not_active Expired - Fee Related
- 1990-08-07 DE DE90402260T patent/DE69004201T2/de not_active Expired - Fee Related
- 1990-08-07 EP EP90402260A patent/EP0419302B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0419302A1 (en) | 1991-03-27 |
| US5061642A (en) | 1991-10-29 |
| DE69004201D1 (de) | 1993-12-02 |
| DE69004201T2 (de) | 1994-03-03 |
| EP0419302B1 (en) | 1993-10-27 |
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