JPH0587191B2 - - Google Patents
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- JPH0587191B2 JPH0587191B2 JP62260836A JP26083687A JPH0587191B2 JP H0587191 B2 JPH0587191 B2 JP H0587191B2 JP 62260836 A JP62260836 A JP 62260836A JP 26083687 A JP26083687 A JP 26083687A JP H0587191 B2 JPH0587191 B2 JP H0587191B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- ion implantation
- conductivity type
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体デバイス、特にMOSトランジ
スタの構造とその製造方法に関するものである。
スタの構造とその製造方法に関するものである。
スケーリング則に則つたデバイス設計を行おう
とすると、ゲート酸化膜厚やソース・ドレイン接
合深さなどの縦方向のパラメータもスケーリング
係数に反比例して縮小させる必要がある。縦方向
のデバイス設計は微細MOSトランジスタにおい
ては、イオン注入時の深さ方向のイオンの分布及
びその後の熱処理による不純物の再分布を用いて
設計される。1μm以下のMOSトランジスタにお
いては、いわゆる短チヤンネル効果を軽減するた
めにチヤンネル領域の表面からソース・ドレイン
接合深さより若干深い領域において、基板にデバ
イスを形成する場合は基板と同じ伝導形の不純物
を、また、ウエル内にデバイスを形成する場合は
ウエルの不純物と同じ伝導形の不純物をイオン注
入（いわゆるチヤンネルイオン注入）し、ドレイ
ンバイアス印加時にドレインからの空乏層の横方
向の伸びをできるだけ低く抑えようとするデバイ
ス設計を行う。ソース・ドレイン領域はゲートパ
ターンをイオン注入のマスクとしたセルフアライ
ン工程によつて形成できるが、チヤンネルイオン
注入は、ゲートパターンの反転パターンを精度良
く形成することが困難であるために、マスクを用
いずに一様なイオン注入で行う必要がある。
とすると、ゲート酸化膜厚やソース・ドレイン接
合深さなどの縦方向のパラメータもスケーリング
係数に反比例して縮小させる必要がある。縦方向
のデバイス設計は微細MOSトランジスタにおい
ては、イオン注入時の深さ方向のイオンの分布及
びその後の熱処理による不純物の再分布を用いて
設計される。1μm以下のMOSトランジスタにお
いては、いわゆる短チヤンネル効果を軽減するた
めにチヤンネル領域の表面からソース・ドレイン
接合深さより若干深い領域において、基板にデバ
イスを形成する場合は基板と同じ伝導形の不純物
を、また、ウエル内にデバイスを形成する場合は
ウエルの不純物と同じ伝導形の不純物をイオン注
入（いわゆるチヤンネルイオン注入）し、ドレイ
ンバイアス印加時にドレインからの空乏層の横方
向の伸びをできるだけ低く抑えようとするデバイ
ス設計を行う。ソース・ドレイン領域はゲートパ
ターンをイオン注入のマスクとしたセルフアライ
ン工程によつて形成できるが、チヤンネルイオン
注入は、ゲートパターンの反転パターンを精度良
く形成することが困難であるために、マスクを用
いずに一様なイオン注入で行う必要がある。
従つて、本来はチヤンネル領域のみに必要であ
るはずのチヤンネルイオン注入はソース・ドレイ
ン領域全体にわたつてなされることとなる。チヤ
ンネルイオン注入の深さが深すぎると、ソース・
ドレイン領域の下部領域においても高濃度で厚い
不純物分布層が形成されるために、この部分（以
下、高濃度領域と称する）においても空乏層の伸
びが抑制され、接合容量が増大し、デバイスの高
速動作に悪影響が出る。これを防止するために
は、空乏層の伸びが最も小さいバイアス状態、す
なわち、ゼロバイアス時において、高濃度領域が
完全に空乏化する程度に高濃度領域の厚さを薄く
形成する必要がある。
るはずのチヤンネルイオン注入はソース・ドレイ
ン領域全体にわたつてなされることとなる。チヤ
ンネルイオン注入の深さが深すぎると、ソース・
ドレイン領域の下部領域においても高濃度で厚い
不純物分布層が形成されるために、この部分（以
下、高濃度領域と称する）においても空乏層の伸
びが抑制され、接合容量が増大し、デバイスの高
速動作に悪影響が出る。これを防止するために
は、空乏層の伸びが最も小さいバイアス状態、す
なわち、ゼロバイアス時において、高濃度領域が
完全に空乏化する程度に高濃度領域の厚さを薄く
形成する必要がある。
しかし、実効チヤンネル長が1/4μm程度以下の
微細MOSトランジスタにおいてはチヤンネルイ
オン注入及びその後の熱処理が終了した状態にお
ける高濃度領域の不純物プロフアイルをできるだ
け急峻にするための従来法の手段としてはイオン
注入後の熱処理をできるだけ低温でかつ短時間で
あるような、例えば、ランプアニール法のような
方法が用いられている。この場合、不純物プロフ
アイルはチヤンネルイオン注入のイオンプロフア
イルでほぼ決定されることになるが、イオン注入
法の物理的性質上、注入イオン種及び基板構成原
子の相互作用によつて決定されるある定まつた拡
がりをもつ分布より急峻なプロフアイルを得るこ
とが不可能であつた。従つて、高濃度領域の厚さ
の短縮化は限界に差し掛つているというのが実情
である。
微細MOSトランジスタにおいてはチヤンネルイ
オン注入及びその後の熱処理が終了した状態にお
ける高濃度領域の不純物プロフアイルをできるだ
け急峻にするための従来法の手段としてはイオン
注入後の熱処理をできるだけ低温でかつ短時間で
あるような、例えば、ランプアニール法のような
方法が用いられている。この場合、不純物プロフ
アイルはチヤンネルイオン注入のイオンプロフア
イルでほぼ決定されることになるが、イオン注入
法の物理的性質上、注入イオン種及び基板構成原
子の相互作用によつて決定されるある定まつた拡
がりをもつ分布より急峻なプロフアイルを得るこ
とが不可能であつた。従つて、高濃度領域の厚さ
の短縮化は限界に差し掛つているというのが実情
である。
本発明の目的はMOSトランジスタのかかる欠
点を克服し、高速動作が可能なデバイス構造及び
かかる構造のデバイスを実現する製造方法を提供
するものである。
点を克服し、高速動作が可能なデバイス構造及び
かかる構造のデバイスを実現する製造方法を提供
するものである。
本発明は、第１導電形の半導体基板表面に、第
１導電形と異なる第２導電形のソース・ドレイン
領域と、該ソース・ドレイン領域上に形成したソ
ース・ドレイン電極と、ゲート薄膜絶縁膜と、該
ゲート絶縁膜上に形成したゲート電極とを備えた
MOSトランジスタにおいて、ソース領域直下の
領域、チヤネル領域、ドレイン領域直下の領域に
わたつて分布し、ソース・ドレイン領域直下の領
域ではソース・ドレイン領域の下端に上部で接
し、厚さが、ゼロバイアス時にソース・ドレイン
領域直下の部分全体が空乏化する厚さの第１導電
形の高濃度領域と、前記高濃度領域よりも下部の
領域に形成された第２導電形もしくは第１導電形
の低キヤリア濃度のカウンタドープ領域を有する
ことを特徴とするMOSトランジスタである。
１導電形と異なる第２導電形のソース・ドレイン
領域と、該ソース・ドレイン領域上に形成したソ
ース・ドレイン電極と、ゲート薄膜絶縁膜と、該
ゲート絶縁膜上に形成したゲート電極とを備えた
MOSトランジスタにおいて、ソース領域直下の
領域、チヤネル領域、ドレイン領域直下の領域に
わたつて分布し、ソース・ドレイン領域直下の領
域ではソース・ドレイン領域の下端に上部で接
し、厚さが、ゼロバイアス時にソース・ドレイン
領域直下の部分全体が空乏化する厚さの第１導電
形の高濃度領域と、前記高濃度領域よりも下部の
領域に形成された第２導電形もしくは第１導電形
の低キヤリア濃度のカウンタドープ領域を有する
ことを特徴とするMOSトランジスタである。
また本発明は、半導体基板、もしくは素子間分
離領域形成後の半導体基板の全面、もしくは定め
られた一部の第１導電形の領域に行う一連のチヤ
ネルイオン注入工程において、第１導電形のイオ
ン種を、全工程後の濃度分布が、後になされる第
２のイオン注入とソース・ドレイン領域形成のた
めのイオン注入によつて打ち消された結果として
ソース・ドレイン領域直下にゼロバイアス時に全
体が空乏化する厚さで分布するように定められた
深さに最高点を生じるようにイオン注入する第１
のイオン注入工程と、前記第１のイオン注入工程
による不純物の全工程後の分布領域が、本イオン
注入とソース・ドレイン領域形成のためのイオン
注入によつて打ち消された結果として、ソース・
ドレイン領域直下にゼロバイアス時に全体が空乏
化する厚さで分布するように定められた一定の深
さだけ前記第１のイオン注入工程による不純物の
全工程後の濃度の最高点より深い位置の点を含み
これより深い領域において、前記第１のイオン注
入工程による不純物分布を打ち消すような不純物
分布を全工程後に生じるように、第２導電形のイ
オン種をイオン注入する第２のイオン注入工程と
の２工程を少なくとも有することを特徴とする
MOSトランジスタの製造方法である。
離領域形成後の半導体基板の全面、もしくは定め
られた一部の第１導電形の領域に行う一連のチヤ
ネルイオン注入工程において、第１導電形のイオ
ン種を、全工程後の濃度分布が、後になされる第
２のイオン注入とソース・ドレイン領域形成のた
めのイオン注入によつて打ち消された結果として
ソース・ドレイン領域直下にゼロバイアス時に全
体が空乏化する厚さで分布するように定められた
深さに最高点を生じるようにイオン注入する第１
のイオン注入工程と、前記第１のイオン注入工程
による不純物の全工程後の分布領域が、本イオン
注入とソース・ドレイン領域形成のためのイオン
注入によつて打ち消された結果として、ソース・
ドレイン領域直下にゼロバイアス時に全体が空乏
化する厚さで分布するように定められた一定の深
さだけ前記第１のイオン注入工程による不純物の
全工程後の濃度の最高点より深い位置の点を含み
これより深い領域において、前記第１のイオン注
入工程による不純物分布を打ち消すような不純物
分布を全工程後に生じるように、第２導電形のイ
オン種をイオン注入する第２のイオン注入工程と
の２工程を少なくとも有することを特徴とする
MOSトランジスタの製造方法である。
本発明の構造のMOSトランジスタの作用及び
本発明のMOSトランジスタ製造方法の作用を明
確化するために、まず、従来構造のnMOSトラン
ジスタ及びその製造方法について説明する。従来
構造のnMOSトランジスタのソース・ドレイン部
における正味の不純物濃度の深さ方向のプロフア
イルを第４図に、またこの構造を有するnMOSト
ランジスタの従来方法の製造工程の典型例を第５
図ａ〜ｄに示す。本構造を得るためには、図にお
いて、まず、ｐ形基板１を用い、素子分離領域２
を形成した後、膜厚約8nmのゲート酸化膜３をド
ライ熱酸化法によつて形成する（第５図ａ）。次
に、加速エネルギー70keV、ドーズ量３×1012cm
−２でＢをイオン注入し、深いチヤンネル不純物分
布層としての高濃度領域４を形成する。つぎに、
閾値電圧制御のために、加速エネルギー10keV、
ドーズ量１×1012cm-2でＢをイオン注入する。次
に、ポリシリコン膜を約150nm、CVD法によつ
て形成し、引き続いてゲートリソグラフイ工程及
びポリシリコンの反応性イオンエツチング法によ
つて該ポリシリコン膜からゲート電極パターン５
を形成する（第５図ｂ）。次にゲート電極パター
ン５をAsのイオン注入のマスクとして用い、加
速エネルギー70keV、ドーズ量５×1015cm-2でAs
をイオン注入することによつて、ソース・ドレイ
ン領域６をセルフアラインに形成する（第５図
ｃ）。最後に層間絶縁膜７を約200nm形成した後、
活性化ランプアニールを1000℃で10秒行い、リソ
グラフイ工程にてコンタクトホール７ａを形成
し、アルミ配線層８をコンタクトホール７ａに通
してソース・ドレイン領域６に接合して形成し再
びリソグラフイ工程にてパターニングし、パツシ
ベーシヨン膜９を1μm形成して最終的なデバイス
構造（第５図ｄ）を得る。以上の一連の工程によ
つて、第４図に示すようなソース・ドレイン領域
６における正味の不純物濃度の深さ方向の分布を
得る。接合の深さは約0.15μm、また深いチヤン
ネルイオン注入によるＢからなる高濃度領域４は
深さ0.22μm程度の位置にピーク濃度約2.2×1017
cm-2を有し、約0.35μmの深さまで高濃度領域４
（１×1016cm-2を超える領域とする）となるよう
な分布をなす。ソース・ドレイン領域６に接して
高濃度領域４が形成されたことにより、ソース及
びドレインにおける空乏層容量が増大し、デバイ
スの高速動作に支障が生じる。このような不純物
のなだらかな分布はイオン注入の本質であり、従
来法の避けがたい欠点であつた。
本発明のMOSトランジスタ製造方法の作用を明
確化するために、まず、従来構造のnMOSトラン
ジスタ及びその製造方法について説明する。従来
構造のnMOSトランジスタのソース・ドレイン部
における正味の不純物濃度の深さ方向のプロフア
イルを第４図に、またこの構造を有するnMOSト
ランジスタの従来方法の製造工程の典型例を第５
図ａ〜ｄに示す。本構造を得るためには、図にお
いて、まず、ｐ形基板１を用い、素子分離領域２
を形成した後、膜厚約8nmのゲート酸化膜３をド
ライ熱酸化法によつて形成する（第５図ａ）。次
に、加速エネルギー70keV、ドーズ量３×1012cm
−２でＢをイオン注入し、深いチヤンネル不純物分
布層としての高濃度領域４を形成する。つぎに、
閾値電圧制御のために、加速エネルギー10keV、
ドーズ量１×1012cm-2でＢをイオン注入する。次
に、ポリシリコン膜を約150nm、CVD法によつ
て形成し、引き続いてゲートリソグラフイ工程及
びポリシリコンの反応性イオンエツチング法によ
つて該ポリシリコン膜からゲート電極パターン５
を形成する（第５図ｂ）。次にゲート電極パター
ン５をAsのイオン注入のマスクとして用い、加
速エネルギー70keV、ドーズ量５×1015cm-2でAs
をイオン注入することによつて、ソース・ドレイ
ン領域６をセルフアラインに形成する（第５図
ｃ）。最後に層間絶縁膜７を約200nm形成した後、
活性化ランプアニールを1000℃で10秒行い、リソ
グラフイ工程にてコンタクトホール７ａを形成
し、アルミ配線層８をコンタクトホール７ａに通
してソース・ドレイン領域６に接合して形成し再
びリソグラフイ工程にてパターニングし、パツシ
ベーシヨン膜９を1μm形成して最終的なデバイス
構造（第５図ｄ）を得る。以上の一連の工程によ
つて、第４図に示すようなソース・ドレイン領域
６における正味の不純物濃度の深さ方向の分布を
得る。接合の深さは約0.15μm、また深いチヤン
ネルイオン注入によるＢからなる高濃度領域４は
深さ0.22μm程度の位置にピーク濃度約2.2×1017
cm-2を有し、約0.35μmの深さまで高濃度領域４
（１×1016cm-2を超える領域とする）となるよう
な分布をなす。ソース・ドレイン領域６に接して
高濃度領域４が形成されたことにより、ソース及
びドレインにおける空乏層容量が増大し、デバイ
スの高速動作に支障が生じる。このような不純物
のなだらかな分布はイオン注入の本質であり、従
来法の避けがたい欠点であつた。
次に本発明のMOSトランジスタの製造方向及
び本発明のMOSトランジスタの構造上の特徴を
第３図ａ，ｂを用いて説明する。本発明のMOS
トランジスタ製造方法の特徴は従来の深いチヤン
ネルイオン注入に加え、これとは逆の伝導形の不
純物を従来の深いチヤンネルイオン注入より若干
深く、かつドーズ量をやや少な目に制御してイオ
ン注入し（以下、カウンタドープと称する）、こ
れによる、ソース・ドレイン領域の伝導形（第２
導電形）不純物分布１１が、深いチヤンネルイオ
ン注入のピークより深い部分において、深いチヤ
ンネルイオン注入による、ソース・ドレイン領域
の伝導形と異なる伝導形（第１導電形）不純物分
布１２をほぼ打ち消すようにすることにある。不
純物分布における分散が各不純物によつて異なる
ため、正確に打ち消すことは不可能であるが、カ
ウンタドープによる第２導電形不純物分布１１の
ピークを深いチヤンネルイオン注入による第１導
電形不純物分布１２の肩の部分とほぼ一致させる
ことによつて実質的な正味の不純物分布１３を第
３図ａに示すように急峻に減少する形状にするこ
とができる。
び本発明のMOSトランジスタの構造上の特徴を
第３図ａ，ｂを用いて説明する。本発明のMOS
トランジスタ製造方法の特徴は従来の深いチヤン
ネルイオン注入に加え、これとは逆の伝導形の不
純物を従来の深いチヤンネルイオン注入より若干
深く、かつドーズ量をやや少な目に制御してイオ
ン注入し（以下、カウンタドープと称する）、こ
れによる、ソース・ドレイン領域の伝導形（第２
導電形）不純物分布１１が、深いチヤンネルイオ
ン注入のピークより深い部分において、深いチヤ
ンネルイオン注入による、ソース・ドレイン領域
の伝導形と異なる伝導形（第１導電形）不純物分
布１２をほぼ打ち消すようにすることにある。不
純物分布における分散が各不純物によつて異なる
ため、正確に打ち消すことは不可能であるが、カ
ウンタドープによる第２導電形不純物分布１１の
ピークを深いチヤンネルイオン注入による第１導
電形不純物分布１２の肩の部分とほぼ一致させる
ことによつて実質的な正味の不純物分布１３を第
３図ａに示すように急峻に減少する形状にするこ
とができる。
尚、正味の不純物分布１３は、第２導電形の不
純物の濃度に対しては正符号を、第１導電形の不
純物の濃度に対しては負符号をそれぞれ付してそ
の総和を取つたものの絶対値と定義する。また、
このような構造を有するMOSトランジスタはチ
ヤンネルドープとして充分な濃度を保持している
ため、第３図ｂの空乏層端１４の形状に示すよう
に、ドレイン端からの横方向の空乏層の伸びが充
分に抑制され、短チヤンネル効果を防止すること
ができ、かつ深さ方向には急峻に減少するプロフ
アイルを有するため、基板方向に空乏層端１４を
深く伸ばすことができ、ソース・ドレイン空乏層
容量を大幅に減少させることができる。
純物の濃度に対しては正符号を、第１導電形の不
純物の濃度に対しては負符号をそれぞれ付してそ
の総和を取つたものの絶対値と定義する。また、
このような構造を有するMOSトランジスタはチ
ヤンネルドープとして充分な濃度を保持している
ため、第３図ｂの空乏層端１４の形状に示すよう
に、ドレイン端からの横方向の空乏層の伸びが充
分に抑制され、短チヤンネル効果を防止すること
ができ、かつ深さ方向には急峻に減少するプロフ
アイルを有するため、基板方向に空乏層端１４を
深く伸ばすことができ、ソース・ドレイン空乏層
容量を大幅に減少させることができる。
以下、第１図ａ〜ｄの一連の工程図と、第２図
を用いて、本発明を用いたMOSトランジスタの
構造及び製造方法の典型的な一実施例について説
明する。
を用いて、本発明を用いたMOSトランジスタの
構造及び製造方法の典型的な一実施例について説
明する。
第１図ｄにおいて、本発明は基板１内にイオン
注入により形成したソース・ドレイン領域６の下
端よりゼロバイアス時に空乏化するという条件で
定まる深さの位置より上部であり、かつ該ソー
ス・ドレイン領域６の下端より下部である領域に
形成された第１導電形の正味の不純物の高濃度領
域４と、前記高濃度領域４より下部の領域に形成
されたカウンタドープによる低濃度領域１０とを
有するようにしたものである。２は素子間分離領
域、３はゲート酸化膜、５はゲート電極パター
ン、７は層間絶縁膜である。８はソース・ドレイ
ン領域６、ゲート電極パターン５にそれぞれ接合
したアルミ配線層、９はパツシベーシヨン膜であ
る。
注入により形成したソース・ドレイン領域６の下
端よりゼロバイアス時に空乏化するという条件で
定まる深さの位置より上部であり、かつ該ソー
ス・ドレイン領域６の下端より下部である領域に
形成された第１導電形の正味の不純物の高濃度領
域４と、前記高濃度領域４より下部の領域に形成
されたカウンタドープによる低濃度領域１０とを
有するようにしたものである。２は素子間分離領
域、３はゲート酸化膜、５はゲート電極パター
ン、７は層間絶縁膜である。８はソース・ドレイ
ン領域６、ゲート電極パターン５にそれぞれ接合
したアルミ配線層、９はパツシベーシヨン膜であ
る。
次に、本発明の製造方法について説明する。ま
ず、第１図ａに示すように、不純物濃度１×1015
cm-3のｐ形シリコンSi基板１を用い、トレンチ分
離法によつて素子間分離領域２を形成したのち、
Si基板１の表面に膜厚8nmのゲート酸化膜３をド
ライ酸化法によつて形成する。次に、加速エネル
ギー70keV、ドーズ量３×1012cm-2でＢをイオン
注入し、深いチヤンネル不純物分布をもつ高濃度
領域４を形成する。次に、Ｐを加速エネルギー
200keV、ドーズ量1.1×1012cm-2の条件でイオン
注入する。これにより、深さ約0.22μmにピーク
濃度約２×1017cm-2を有し、深さ約0.3μmの位置
において急峻な全不純物濃度の減少を生じ、これ
より深い部分において、p-かもしくは若干n-の
低濃度領域１０が厚さ約0.15μmにわたつて形成
される。つぎに、閾値電圧制御のために、加速エ
ネルギー10keV、ドーズ量１×1012cm-2でＢをイ
オン注入する。次に、ポリシリコン膜を約
150nm、CVD法によつて形成し、引き続きゲー
トリソグラフイ工程及びポリシリコン膜の反応性
イオンエツチング法によつて該ポリシリコン膜を
加工処理しゲート電極パターン５を形成する（第
１図ｂ）。次にゲート電極パターン５をAsのイオ
ン注入のマスクとして用い、加速エネルギー
70keV、ドーズ量５×1015cm-2でAsをイオン注入
することによつて、ソース・ドレイン領域６をセ
ルフアラインに形成する（第１図ｃ）。最後に層
間絶縁膜７を約200nm形成した後、活性化ランプ
アニールを1000℃で10秒行い、リソグラフイ工程
にてコンタクトホール７ａを形成し、配線用アル
ミ配線層８を形成して再びリソグラフイ工程にて
該アルミ配線層８をパターニングし、パツシベー
シヨン膜９を1μm形成して、最終的なデバイス構
造（第１図ｄ）を得る。以上の一連の工程によつ
て、第２図に示すようにソース・ドレイン領域に
おける正味の不純物濃度の深さ方向の分布を得
る。接合の深さは約0.18μm、また深いチヤンネ
ルイオン注入によるＢは深さ0.22μm程度の位置
にピークを有し、約0.3μmの深さまで高濃度領域
４、それより深い領域では低濃度領域１０となる
ような分布をなす。空乏層はゼロバイアス時にお
いても基板１とソース・ドレインとの間のビルト
インポテンシヤル差に起因してすでに0.1程度基
板側へ伸びており、僅かなドレイン電圧印加によ
つて容易にドレイン直下の高濃度領域４全体を空
乏化させ空乏層端を基板深くにまで伸ばすことが
できる。すなわち、デバイス動作時のほとんどの
バイアス条件において、ドレイン容量を大幅に減
少させることができる。一方、横方向には１×
1017cm-2を超えるチヤンネル領域が形成されてい
るため、空乏層の横方向の伸びは抑制され、ドレ
インバイアスを印加しても、横方向の空乏層の伸
びはゼロバイアス時と余り変わらない。これによ
り、閾値電圧のドレイン電圧依存性を減少させる
ことができる。
ず、第１図ａに示すように、不純物濃度１×1015
cm-3のｐ形シリコンSi基板１を用い、トレンチ分
離法によつて素子間分離領域２を形成したのち、
Si基板１の表面に膜厚8nmのゲート酸化膜３をド
ライ酸化法によつて形成する。次に、加速エネル
ギー70keV、ドーズ量３×1012cm-2でＢをイオン
注入し、深いチヤンネル不純物分布をもつ高濃度
領域４を形成する。次に、Ｐを加速エネルギー
200keV、ドーズ量1.1×1012cm-2の条件でイオン
注入する。これにより、深さ約0.22μmにピーク
濃度約２×1017cm-2を有し、深さ約0.3μmの位置
において急峻な全不純物濃度の減少を生じ、これ
より深い部分において、p-かもしくは若干n-の
低濃度領域１０が厚さ約0.15μmにわたつて形成
される。つぎに、閾値電圧制御のために、加速エ
ネルギー10keV、ドーズ量１×1012cm-2でＢをイ
オン注入する。次に、ポリシリコン膜を約
150nm、CVD法によつて形成し、引き続きゲー
トリソグラフイ工程及びポリシリコン膜の反応性
イオンエツチング法によつて該ポリシリコン膜を
加工処理しゲート電極パターン５を形成する（第
１図ｂ）。次にゲート電極パターン５をAsのイオ
ン注入のマスクとして用い、加速エネルギー
70keV、ドーズ量５×1015cm-2でAsをイオン注入
することによつて、ソース・ドレイン領域６をセ
ルフアラインに形成する（第１図ｃ）。最後に層
間絶縁膜７を約200nm形成した後、活性化ランプ
アニールを1000℃で10秒行い、リソグラフイ工程
にてコンタクトホール７ａを形成し、配線用アル
ミ配線層８を形成して再びリソグラフイ工程にて
該アルミ配線層８をパターニングし、パツシベー
シヨン膜９を1μm形成して、最終的なデバイス構
造（第１図ｄ）を得る。以上の一連の工程によつ
て、第２図に示すようにソース・ドレイン領域に
おける正味の不純物濃度の深さ方向の分布を得
る。接合の深さは約0.18μm、また深いチヤンネ
ルイオン注入によるＢは深さ0.22μm程度の位置
にピークを有し、約0.3μmの深さまで高濃度領域
４、それより深い領域では低濃度領域１０となる
ような分布をなす。空乏層はゼロバイアス時にお
いても基板１とソース・ドレインとの間のビルト
インポテンシヤル差に起因してすでに0.1程度基
板側へ伸びており、僅かなドレイン電圧印加によ
つて容易にドレイン直下の高濃度領域４全体を空
乏化させ空乏層端を基板深くにまで伸ばすことが
できる。すなわち、デバイス動作時のほとんどの
バイアス条件において、ドレイン容量を大幅に減
少させることができる。一方、横方向には１×
1017cm-2を超えるチヤンネル領域が形成されてい
るため、空乏層の横方向の伸びは抑制され、ドレ
インバイアスを印加しても、横方向の空乏層の伸
びはゼロバイアス時と余り変わらない。これによ
り、閾値電圧のドレイン電圧依存性を減少させる
ことができる。
このようなデバイス構造に起因して、本発明の
微細MOSトランジスタは従来のMOSトランジス
タより飛躍的に高速動作させることができる。ま
た、本発明のMOSトランジスタ製造方法は、ｎ
形不純物とｐ形不純物のイオン注入プロフアイル
の差を利用しており、イオン注入の条件を精密に
制御することによつて再現性良くこのようなデバ
イス構造を実現することができる。
微細MOSトランジスタは従来のMOSトランジス
タより飛躍的に高速動作させることができる。ま
た、本発明のMOSトランジスタ製造方法は、ｎ
形不純物とｐ形不純物のイオン注入プロフアイル
の差を利用しており、イオン注入の条件を精密に
制御することによつて再現性良くこのようなデバ
イス構造を実現することができる。
なお、本実施例ではｎチヤンネルMOSトラン
ジスタ及びその製造方法を示したが、本発明は明
からにｎチヤンネルMOSトランジスタ特有のも
のではなく、一般のMOSトランジスタに適用で
き、従つて、本発明の原理を用いるこれら一般の
MOSトランジスタ及びその製造方法は当然すべ
て本発明の請求範囲に含まれる。
ジスタ及びその製造方法を示したが、本発明は明
からにｎチヤンネルMOSトランジスタ特有のも
のではなく、一般のMOSトランジスタに適用で
き、従つて、本発明の原理を用いるこれら一般の
MOSトランジスタ及びその製造方法は当然すべ
て本発明の請求範囲に含まれる。
以上説明したように本発明によれば、ソース・
ドレインの寄生容量が小さく、かつ閾値電圧のド
レイン電圧依存性も小さくすることができ、デバ
イスの高速動作に対して卓越した効果を発揮でき
る。一方、本発明のMOSトランジスタの製造方
法は本発明の構造のMOSトランジスタを制御性
良く実現する上で甚だしく効果的である。
ドレインの寄生容量が小さく、かつ閾値電圧のド
レイン電圧依存性も小さくすることができ、デバ
イスの高速動作に対して卓越した効果を発揮でき
る。一方、本発明のMOSトランジスタの製造方
法は本発明の構造のMOSトランジスタを制御性
良く実現する上で甚だしく効果的である。
第１図ａ〜ｄは本発明のMOSトランジスタ製
造方法の一実施例を工程順に示す断面図、第２図
は本発明のMOSトランジスタの構造の一実施例
を示すソース・ドレイン中央における深さ方向の
正味の不純物分布図、第３図ａは本発明の原理を
示す正味の不純物分布図、第３図ｂは本発明にお
ける空乏層の空間分布を示す断面図、第４図は従
来のMOSトランジスタの構造の典型的な一例を
示すソース・ドレイン中央における深さ方向の正
味の不純物分布図、第５図ａ〜ｄは従来のMOS
トランジスタ製造方法の典型的な一例を工程順に
示す断面図である。 １……シリコン基板、２……素子間分離領域、
３……ゲート酸化膜、４……高濃度領域、５……
ゲート電極パターン、６……ソース・ドレイン領
域、７……層間絶縁膜、８……アルミ配線層、９
……パツシベーシヨン膜、１０……低濃度領域、
１１……第２導電形不純物分布、１２……第１導
電形不純物分布、１３……正味の不純物分布、１
４……空乏層端。
造方法の一実施例を工程順に示す断面図、第２図
は本発明のMOSトランジスタの構造の一実施例
を示すソース・ドレイン中央における深さ方向の
正味の不純物分布図、第３図ａは本発明の原理を
示す正味の不純物分布図、第３図ｂは本発明にお
ける空乏層の空間分布を示す断面図、第４図は従
来のMOSトランジスタの構造の典型的な一例を
示すソース・ドレイン中央における深さ方向の正
味の不純物分布図、第５図ａ〜ｄは従来のMOS
トランジスタ製造方法の典型的な一例を工程順に
示す断面図である。 １……シリコン基板、２……素子間分離領域、
３……ゲート酸化膜、４……高濃度領域、５……
ゲート電極パターン、６……ソース・ドレイン領
域、７……層間絶縁膜、８……アルミ配線層、９
……パツシベーシヨン膜、１０……低濃度領域、
１１……第２導電形不純物分布、１２……第１導
電形不純物分布、１３……正味の不純物分布、１
４……空乏層端。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基板表面に、第１導電形
と異なる第２導電形のソース・ドレイン領域と、
該ソース・ドレイン領域上に形成したソース・ド
レイン電極と、ゲート絶縁膜と、該ゲート絶縁膜
上に形成したゲート電極とを備えたMOSトラン
ジスタにおいて、ソース領域直下の領域、チヤネ
ル領域、ドレイン領域直下の領域にわたつて分布
し、ソース・ドレイン領域直下の領域ではソー
ス・ドレイン領域の下端に上部で接し、厚さが、
ゼロバイアス時にソース・ドレイン領域直下の部
分全体が空乏化する厚さの第１導電形の高濃度領
域と、前記高濃度領域より下部の領域に形成され
た第２導電形もしくは第１導電形の低キヤリア濃
度のカウンタドープ領域を有することを特徴とす
るMOSトランジスタ。 ２ 半導体基板、もしくは素子間分離領域形成後
の半導体基板の全面、もしくは定められた一部の
第１導電形の領域に行う一連のチヤネルイオン注
入工程において、第１導電形のイオン種を、全工
程後の濃度分布が、後になされる第２のイオン注
入とソース・ドレイン領域形成のためのイオン注
入によつて打ち消された結果としてソース・ドレ
イン領域直下にゼロバイアス時に全体が空乏化す
る厚さで分布するように定められた深さに最高点
を生じるようにイオン注入する第１のイオン注入
工程と、前記第１のイオン注入工程による不純物
の全工程後の分布領域が、本イオン注入とソー
ス・ドレイン領域形成のためのイオン注入によつ
て打ち消された結果として、ソース・ドレイン領
域直下にゼロバイアス時に全体が空乏化する厚さ
で分布するように定められた一定の深さだけ前記
第１のイオン注入工程による不純物の全工程後の
濃度の最高点より深い位置の点を含みこれより深
い領域において、前記第１のイオン注入工程によ
る不純物分布を打ち消すような不純物分布を全工
程後に生じるように、第２導電形のイオン種をイ
オン注入する第２のイオン注入工程との２工程を
少なくとも有することを特徴とするMOSトラン
ジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260836A JPH01102967A (ja) | 1987-10-16 | 1987-10-16 | Ｍｏｓトランジスタ及びその製造方法 |
| US07/257,851 US4914492A (en) | 1987-10-16 | 1988-10-14 | Insulated gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260836A JPH01102967A (ja) | 1987-10-16 | 1987-10-16 | Ｍｏｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01102967A JPH01102967A (ja) | 1989-04-20 |
| JPH0587191B2 true JPH0587191B2 (ja) | 1993-12-15 |
Family
ID=17353434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260836A Granted JPH01102967A (ja) | 1987-10-16 | 1987-10-16 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4914492A (ja) |
| JP (1) | JPH01102967A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2031254A1 (en) * | 1989-12-01 | 1991-06-02 | Kenji Aoki | Doping method of barrier region in semiconductor device |
| JP2899122B2 (ja) * | 1991-03-18 | 1999-06-02 | キヤノン株式会社 | 絶縁ゲートトランジスタ及び半導体集積回路 |
| EP0505877A2 (en) * | 1991-03-27 | 1992-09-30 | Seiko Instruments Inc. | Impurity doping method with adsorbed diffusion source |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| US5675167A (en) | 1994-11-24 | 1997-10-07 | Nippondenso Co., Ltd. | Enhancement-type semiconductor having reduced leakage current |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4242691A (en) * | 1978-09-18 | 1980-12-30 | Mitsubishi Denki Kabushiki Kaisha | MOS Semiconductor device |
-
1987
- 1987-10-16 JP JP62260836A patent/JPH01102967A/ja active Granted
-
1988
- 1988-10-14 US US07/257,851 patent/US4914492A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01102967A (ja) | 1989-04-20 |
| US4914492A (en) | 1990-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |