JPH0588980A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPH0588980A JPH0588980A JP3246209A JP24620991A JPH0588980A JP H0588980 A JPH0588980 A JP H0588980A JP 3246209 A JP3246209 A JP 3246209A JP 24620991 A JP24620991 A JP 24620991A JP H0588980 A JPH0588980 A JP H0588980A
- Authority
- JP
- Japan
- Prior art keywords
- address translation
- translation cache
- address
- microprocessor
- coherency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/682—Multiprocessor TLB consistency
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】各マイクロプロセッサにアドレス変換キャッシ
ュのコヒーレンシを保つ機構を導入し、マルチプロセッ
サにおける複数のプロセッサ間でアドレス変換キャッシ
ュのコヒーレンシを保つ。 【構成】各マイクロプロセッサに、論理アドレスから物
理アドレスへの変換結果を保持するアドレス変換キャッ
シュと、このアドレス変換キャッシュのコヒーレンシを
保つための機能であるイネーブル／ディスエーブルや、
同じ論理空間を使用していることを示す識別番号を有す
るコントロールレジスタと、前記バス上にコヒーレンシ
を保つための情報を出力したり、他のプロセッサからの
情報を受けてアドレス変換キャッシュのインバリデート
を行うバスコントローラを備える。
ュのコヒーレンシを保つ機構を導入し、マルチプロセッ
サにおける複数のプロセッサ間でアドレス変換キャッシ
ュのコヒーレンシを保つ。 【構成】各マイクロプロセッサに、論理アドレスから物
理アドレスへの変換結果を保持するアドレス変換キャッ
シュと、このアドレス変換キャッシュのコヒーレンシを
保つための機能であるイネーブル／ディスエーブルや、
同じ論理空間を使用していることを示す識別番号を有す
るコントロールレジスタと、前記バス上にコヒーレンシ
を保つための情報を出力したり、他のプロセッサからの
情報を受けてアドレス変換キャッシュのインバリデート
を行うバスコントローラを備える。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムで使用されるメモリマネジメントユニット（Memmor
y Management Unit ：以下ＭＭＵという）およびアドレ
ス変換キャッシュを持つマイクロプロセッサで、アドレ
ス変換キャッシュのプロセッサ間のコヒーレンシー（一
貫性）を保つ装置に関するものである。に関するもので
ある。
テムで使用されるメモリマネジメントユニット（Memmor
y Management Unit ：以下ＭＭＵという）およびアドレ
ス変換キャッシュを持つマイクロプロセッサで、アドレ
ス変換キャッシュのプロセッサ間のコヒーレンシー（一
貫性）を保つ装置に関するものである。に関するもので
ある。
【０００２】
【従来の技術】マルチプロセッサシステムにおいては、
各プロセッサは共有メモリ内にあるＭＭＵのテーブルを
参照して、論理アドレスから物理アドレスの変換を行っ
てアクセスし、その変換結果をアドレス変換キャッシュ
に持つ。従来のシングルプロセッサシステムでは、一つ
の論理空間内で動作しているプログラムの流れ（コント
ロールフロー）は図５に示すように一つであるが、マル
チプロセッサシステムでは図６に示すように同じ理論空
間に対して複数のコントロールフローになる場合があ
る。
各プロセッサは共有メモリ内にあるＭＭＵのテーブルを
参照して、論理アドレスから物理アドレスの変換を行っ
てアクセスし、その変換結果をアドレス変換キャッシュ
に持つ。従来のシングルプロセッサシステムでは、一つ
の論理空間内で動作しているプログラムの流れ（コント
ロールフロー）は図５に示すように一つであるが、マル
チプロセッサシステムでは図６に示すように同じ理論空
間に対して複数のコントロールフローになる場合があ
る。
【０００３】
【発明が解決しようとする課題】従来のプロセッサでは
メモリ内のＭＭＵのテーブルを変更すると、それに関連
するアドレス変換キャッシュの内容をインバリデート
（invalidate）する（無効にする）必要がある。図５の
構成の場合はプロセッサが１個であるが、図６の構成で
はプロセッサが複数あるためプロセッサ１がＭＭＵのテ
ーブルを変更して自分のアドレス変換キャッシュをイン
バリデートしても、他のプロセッサは正しくない内容を
依然としてアドレス変換キャッシュ内に持ち続けること
になる。これを解決するためには、ソフトウェアで他の
プロセッサの変換キャッシュの内容をインバリデートす
る必要がある。
メモリ内のＭＭＵのテーブルを変更すると、それに関連
するアドレス変換キャッシュの内容をインバリデート
（invalidate）する（無効にする）必要がある。図５の
構成の場合はプロセッサが１個であるが、図６の構成で
はプロセッサが複数あるためプロセッサ１がＭＭＵのテ
ーブルを変更して自分のアドレス変換キャッシュをイン
バリデートしても、他のプロセッサは正しくない内容を
依然としてアドレス変換キャッシュ内に持ち続けること
になる。これを解決するためには、ソフトウェアで他の
プロセッサの変換キャッシュの内容をインバリデートす
る必要がある。
【０００４】本発明の目的は、このような点に鑑みてな
されたもので、各マイクロプロセッサにアドレス変換キ
ャッシュのコヒーレンシを保つ機構を導入することによ
り、マルチプロセッサにおいて複数のプロセッサ間でア
ドレス変換キャッシュのコヒーレンシを保つことのでき
るマルチプロセッサシステムを提供することにある。
されたもので、各マイクロプロセッサにアドレス変換キ
ャッシュのコヒーレンシを保つ機構を導入することによ
り、マルチプロセッサにおいて複数のプロセッサ間でア
ドレス変換キャッシュのコヒーレンシを保つことのでき
るマルチプロセッサシステムを提供することにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために本発明では、各マイクロプロセッサに、論理ア
ドレスから物理アドレスへの変換結果を保持するアドレ
ス変換キャッシュと、このアドレス変換キャッシュのコ
ヒーレンシを保つための機能であるイネーブル／ディス
エーブルや、同じ論理空間を使用していることを示す識
別番号を有するコントロールレジスタと、前記バス上に
コヒーレンシを保つための情報を出力したり、他のプロ
セッサからの情報を受けてアドレス変換キャッシュのイ
ンバリデートを行うバスコントローラを備え、自マイク
ロプロセッサがインバリデートするアドレス変換キャッ
シュのエントリを他のマイクロプロセッサに知らせる機
能、および他のマイクロプロセッサからのインバリデー
トの信号を受けて該当する自マイクロプロセッサのアド
レス変換キャッシュのエントリをインバリデートする機
能を有するように構成したことを特徴とする。
るために本発明では、各マイクロプロセッサに、論理ア
ドレスから物理アドレスへの変換結果を保持するアドレ
ス変換キャッシュと、このアドレス変換キャッシュのコ
ヒーレンシを保つための機能であるイネーブル／ディス
エーブルや、同じ論理空間を使用していることを示す識
別番号を有するコントロールレジスタと、前記バス上に
コヒーレンシを保つための情報を出力したり、他のプロ
セッサからの情報を受けてアドレス変換キャッシュのイ
ンバリデートを行うバスコントローラを備え、自マイク
ロプロセッサがインバリデートするアドレス変換キャッ
シュのエントリを他のマイクロプロセッサに知らせる機
能、および他のマイクロプロセッサからのインバリデー
トの信号を受けて該当する自マイクロプロセッサのアド
レス変換キャッシュのエントリをインバリデートする機
能を有するように構成したことを特徴とする。
【０００６】
【作用】あるマイクロプロセッサにアドレス変換キャッ
シュのエントリのインバリデート要求があると、自プロ
セッサの変換キャッシュのエントリをインバリデート
し、その後バスコントローラから変換キャッシュのイン
バリデート信号をバス上に出力する。続いて、コントロ
ールレジスタにセットされたｉｄ、インバリデートする
アドレス変換キャッシュのアドレスを順にバスへ出力す
る。他のマイクロプロセッサは前記インバリデート信号
を受け、続いてｉｄを受け取り、自身のコントロールレ
ジスタとｉｄが同じであれば、その後に出力されるバス
上の前記アドレスを受け取り、そのアドレスに応じて自
身のアドレス変換キャッシュのエントリをインバリデー
トする。
シュのエントリのインバリデート要求があると、自プロ
セッサの変換キャッシュのエントリをインバリデート
し、その後バスコントローラから変換キャッシュのイン
バリデート信号をバス上に出力する。続いて、コントロ
ールレジスタにセットされたｉｄ、インバリデートする
アドレス変換キャッシュのアドレスを順にバスへ出力す
る。他のマイクロプロセッサは前記インバリデート信号
を受け、続いてｉｄを受け取り、自身のコントロールレ
ジスタとｉｄが同じであれば、その後に出力されるバス
上の前記アドレスを受け取り、そのアドレスに応じて自
身のアドレス変換キャッシュのエントリをインバリデー
トする。
【０００７】
【実施例】以下図面を用いて本発明を詳細に説明する。
図１は本発明に係るマルチプロセッサシステムの一実施
例を示す要部構成図である。なお、本実施例では２つの
マイクロプロセッサで構成されるマルチプロセッサシス
テムの場合を例にとって説明する。図において、１０は
第１のマイクロプロセッサ、２０は第２のマイクロプロ
セッサ、３０は第１および第２のマイクロプロセッサに
接続されたバスである。
図１は本発明に係るマルチプロセッサシステムの一実施
例を示す要部構成図である。なお、本実施例では２つの
マイクロプロセッサで構成されるマルチプロセッサシス
テムの場合を例にとって説明する。図において、１０は
第１のマイクロプロセッサ、２０は第２のマイクロプロ
セッサ、３０は第１および第２のマイクロプロセッサに
接続されたバスである。
【０００８】第１のマイクロプロセッサ１０は、アドレ
ス変換キャッシュ１１、コントロールレジスタ１２、バ
スコントローラ１３より構成されている。第２のマルチ
プロセッサ２０の構成は第１のマルチプロセッサ１０の
ものと同一であるので、説明を省略する。なお、図１に
示す実施例構成図では本発明に関係ある構成要素のみを
抜出して示しており、通常のマイクロプロセッサシステ
ムにおいて必要とされる構成要素は本発明とは直接に関
係がないので省略してある。
ス変換キャッシュ１１、コントロールレジスタ１２、バ
スコントローラ１３より構成されている。第２のマルチ
プロセッサ２０の構成は第１のマルチプロセッサ１０の
ものと同一であるので、説明を省略する。なお、図１に
示す実施例構成図では本発明に関係ある構成要素のみを
抜出して示しており、通常のマイクロプロセッサシステ
ムにおいて必要とされる構成要素は本発明とは直接に関
係がないので省略してある。
【０００９】アドレス変換キャッシュ１１は論理アドレ
スから物理アドレスへ変換した結果を保持するキャッシ
ュである。コントロールレジスタ１２は、アドレス変換
キャッシュ１１のコヒーレンシを保つ機能のイネーブル
／ディスエーブルや、同じ論理空間を使用していること
を示すｉｄを有する。図２はコントロールレジスタのフ
ォーマットを示す図である。Ｅは前記イネーブル／ディ
スエーブルを指定する部分であり、ディスエーブルを指
定すると他のプロセッサとアドレス変換キャッシュのコ
ヒーレンシを保つ動作を行わない。ｉｄは同じ論理空間
を使用しているプロセッサを示すもの（識別番号）であ
るが、ｉｄ＝０の場合は同じバス上につながるすべての
プロセッサに対して作用する（ブロードキャスト機
能）。
スから物理アドレスへ変換した結果を保持するキャッシ
ュである。コントロールレジスタ１２は、アドレス変換
キャッシュ１１のコヒーレンシを保つ機能のイネーブル
／ディスエーブルや、同じ論理空間を使用していること
を示すｉｄを有する。図２はコントロールレジスタのフ
ォーマットを示す図である。Ｅは前記イネーブル／ディ
スエーブルを指定する部分であり、ディスエーブルを指
定すると他のプロセッサとアドレス変換キャッシュのコ
ヒーレンシを保つ動作を行わない。ｉｄは同じ論理空間
を使用しているプロセッサを示すもの（識別番号）であ
るが、ｉｄ＝０の場合は同じバス上につながるすべての
プロセッサに対して作用する（ブロードキャスト機
能）。
【００１０】バスコントローラ１３は、バス３０上にコ
ヒーレンシを保つための情報を出力したり、他のプロセ
ッサからの情報を受けてアドレス変換キャッシュのイン
バリデートを行う。
ヒーレンシを保つための情報を出力したり、他のプロセ
ッサからの情報を受けてアドレス変換キャッシュのイン
バリデートを行う。
【００１１】このような構成における動作を次に説明す
る。図３はアドレス変換キャッシュのコヒーレンシを保
つ場合の動作の流れを示すフローチャートである。 第１のマイクロプロセッサ１０よりアドレス変換キャ
ッシュのエントリのインバリデート要求が出ると、自プ
ロセッサのアドレス変換キャッシュ１１の該当エントリ
をインバリデートする。 次にバスコントローラ１３がアドレス変換キャッシュ
１１のインバリデートの信号を出力する。第２のマイク
ロプロセッサ２０のバスコントローラ２３はバス上に出
力された前記インバリデート信号を受け取る。 次に、第１のマイクロプロセッサ１０は、コントロー
ルレジスタ１２にセットされたｉｄをバス上に出力す
る。第２のマイクロプロセッサ２０のバスコントローラ
２３はこのｉｄを受け取る。 続いて、第１のマイクロプロセッサ１０はインバリッ
ドするエントリのアドレスをバス上に送出する。図４は
アドレスのフォーマットを示す図であり、ａｄｄｒｅｓ
ｓはディスエーブルするアドレス変換キャッシュのエン
トリを示す論理アドレスである。なお、このアドレスは
ページ単位で指定すればよいので下位ビットはアドレス
指定にはしようしない。また、Ａ／Ｐは、アドレス変換
キャッシュの全部のエントリを対象にする場合はＡ（Ａ
ＬＬの意）、特定のページを対象にする場合はＰ（ＰＡ
ＧＥの意）を示す。第２のマイクロプロセッサ２０のバ
スコントローラ２３では自プロセッサのコントロールレ
ジスタ２２とｉｄが同じならばバス上の前記アドレスを
受け取る。 そして第２のマイクロプロセッサ２０は、受けたアド
レスに応じてアドレス変換キャッシュ２１のエントリを
インバリッドする。以上のようにして、アドレス変換キ
ャッシュのコヒーレンシを容易に保つことができる。な
お、実施例では、第１のマイクロプロセッサがインバリ
デートするアドレス変換キャッシュのエントリをバス上
に出力し、第２のマイクロプロセッサに知らせる場合を
例にとったが、これに限るわけではなく、どちらも送り
手あるいは受け手に成り得る。
る。図３はアドレス変換キャッシュのコヒーレンシを保
つ場合の動作の流れを示すフローチャートである。 第１のマイクロプロセッサ１０よりアドレス変換キャ
ッシュのエントリのインバリデート要求が出ると、自プ
ロセッサのアドレス変換キャッシュ１１の該当エントリ
をインバリデートする。 次にバスコントローラ１３がアドレス変換キャッシュ
１１のインバリデートの信号を出力する。第２のマイク
ロプロセッサ２０のバスコントローラ２３はバス上に出
力された前記インバリデート信号を受け取る。 次に、第１のマイクロプロセッサ１０は、コントロー
ルレジスタ１２にセットされたｉｄをバス上に出力す
る。第２のマイクロプロセッサ２０のバスコントローラ
２３はこのｉｄを受け取る。 続いて、第１のマイクロプロセッサ１０はインバリッ
ドするエントリのアドレスをバス上に送出する。図４は
アドレスのフォーマットを示す図であり、ａｄｄｒｅｓ
ｓはディスエーブルするアドレス変換キャッシュのエン
トリを示す論理アドレスである。なお、このアドレスは
ページ単位で指定すればよいので下位ビットはアドレス
指定にはしようしない。また、Ａ／Ｐは、アドレス変換
キャッシュの全部のエントリを対象にする場合はＡ（Ａ
ＬＬの意）、特定のページを対象にする場合はＰ（ＰＡ
ＧＥの意）を示す。第２のマイクロプロセッサ２０のバ
スコントローラ２３では自プロセッサのコントロールレ
ジスタ２２とｉｄが同じならばバス上の前記アドレスを
受け取る。 そして第２のマイクロプロセッサ２０は、受けたアド
レスに応じてアドレス変換キャッシュ２１のエントリを
インバリッドする。以上のようにして、アドレス変換キ
ャッシュのコヒーレンシを容易に保つことができる。な
お、実施例では、第１のマイクロプロセッサがインバリ
デートするアドレス変換キャッシュのエントリをバス上
に出力し、第２のマイクロプロセッサに知らせる場合を
例にとったが、これに限るわけではなく、どちらも送り
手あるいは受け手に成り得る。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
アドレス変換キャッシュのコヒーレンシを保つことをマ
イクロプロセッサの機能で実現することができ、次のよ
うな効果がある。 ソフトウェアでコヒーレンシを保つよりオーバーヘッ
ドが少ない ソフトウェアでプロセッサ間のキャッシュのコヒーレ
ンシを保つことを意識しないでよい。
アドレス変換キャッシュのコヒーレンシを保つことをマ
イクロプロセッサの機能で実現することができ、次のよ
うな効果がある。 ソフトウェアでコヒーレンシを保つよりオーバーヘッ
ドが少ない ソフトウェアでプロセッサ間のキャッシュのコヒーレ
ンシを保つことを意識しないでよい。
【図１】本発明に係るマルチプロセッサシステムの一実
施例を示す要部構成図である。
施例を示す要部構成図である。
【図２】コントロールレジスタのフォーマットの一例を
示す図である。
示す図である。
【図３】アドレス変換キャッシュのコヒーレンシに係る
動作のフローを示す図である。
動作のフローを示す図である。
【図４】アドレスのフォーマットを示す図である。
【図５】単一プロセッサでのコントロールフローを示す
概念図である。
概念図である。
【図６】マルチプロセッサでのコントロールフローを示
す概念図である。
す概念図である。
１０ 第１のマイクロプロセッサ １１ アドレス変換キャッシュ １２ コントロールレジスタ １３ バスコントローラ ２０ 第２のマイクロプロセッサ ２１ アドレス変換キャッシュ ２２ コントロールレジスタ ２３ バスコントローラ ３０ バス
Claims (1)
- 【請求項１】複数のマイクロプロセッサをバスで共通接
続してなるマルチプロセッサシステムであって、 各マイクロプロセッサは、 論理アドレスから物理アドレスへ変換しその結果を保持
するアドレス変換キャッシュと、 このアドレス変換キャッシュのコヒーレンシを保つため
の機能であるイネーブル／ディスエーブルや、同じ論理
空間を使用していることを示す識別番号を有するコント
ロールレジスタと、 前記バス上にコヒーレンシを保つための情報を出力した
り、他のプロセッサからの情報を受けてアドレス変換キ
ャッシュのインバリデートを行うバスコントローラを備
え、 自マイクロプロセッサがインバリデートするアドレス変
換キャッシュのエントリを他のマイクロプロセッサに知
らせる機能、および他のマイクロプロセッサからのイン
バリデートの信号を受けて該当する自マイクロプロセッ
サのアドレス変換キャッシュのエントリをインバリデー
トする機能を有するように構成したことを特徴とするマ
ルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246209A JPH0588980A (ja) | 1991-09-25 | 1991-09-25 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246209A JPH0588980A (ja) | 1991-09-25 | 1991-09-25 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588980A true JPH0588980A (ja) | 1993-04-09 |
Family
ID=17145144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3246209A Pending JPH0588980A (ja) | 1991-09-25 | 1991-09-25 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588980A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08161272A (ja) * | 1994-11-30 | 1996-06-21 | Nec Corp | クラスタ結合型マルチプロセッサシステムにおけるローカル入出力制御方法 |
-
1991
- 1991-09-25 JP JP3246209A patent/JPH0588980A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08161272A (ja) * | 1994-11-30 | 1996-06-21 | Nec Corp | クラスタ結合型マルチプロセッサシステムにおけるローカル入出力制御方法 |
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