JPH0511337B2 - - Google Patents
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- JPH0511337B2 JPH0511337B2 JP62087133A JP8713387A JPH0511337B2 JP H0511337 B2 JPH0511337 B2 JP H0511337B2 JP 62087133 A JP62087133 A JP 62087133A JP 8713387 A JP8713387 A JP 8713387A JP H0511337 B2 JPH0511337 B2 JP H0511337B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- directory
- memory
- shared memory
- cache memory
- Prior art date
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の処理装置が１つのメモリ装置
を共用するマルチ計算機装置に係り、特に、処理
装置に共有メモリ装置のキヤツシユメモリを具備
したマルチ計算機装置に関する。
を共用するマルチ計算機装置に係り、特に、処理
装置に共有メモリ装置のキヤツシユメモリを具備
したマルチ計算機装置に関する。
従来、複数の処理装置に共用されるメモリ装置
の高速化のために、各処理装置にそれぞれ固有の
キヤツシユメモリを具備する場合がある。この場
合、ある処理装置のキヤツシユメモリに、共有メ
モリ装置のデータのコピーとして保持しているデ
ータが、他の処理装置の共有メモリ装置への書込
みにより不一致を起すという問題がある。この問
題を解決した例として特開昭49−12020号に記載
のシステムが挙げられる。この例では、ある処理
装置が共有メモリ装置に書込みを行なうとき、他
の処理装置に更新アドレスを送出する。各々の処
理装置では更新アドレスのデータが各自のキヤツ
シユメモリに保持されているかどうかを判定し、
保持されている場合は、該当有効ビツトをクリア
し、更新アドレスのデータを無効化し、共有メモ
リ装置とキヤツシユメモリのデータ不一致を解消
している。なお、マルチCPUシステムのキヤツ
シユメモリ機構の文献としてコンピユータ・アー
チテクチヤ・アンド・パラレル・プロセシング」
（マグロウヒル社、1984年発行、第７、３、３項
参照）（Computer Architecture and Parallel
Processing）」がある。
の高速化のために、各処理装置にそれぞれ固有の
キヤツシユメモリを具備する場合がある。この場
合、ある処理装置のキヤツシユメモリに、共有メ
モリ装置のデータのコピーとして保持しているデ
ータが、他の処理装置の共有メモリ装置への書込
みにより不一致を起すという問題がある。この問
題を解決した例として特開昭49−12020号に記載
のシステムが挙げられる。この例では、ある処理
装置が共有メモリ装置に書込みを行なうとき、他
の処理装置に更新アドレスを送出する。各々の処
理装置では更新アドレスのデータが各自のキヤツ
シユメモリに保持されているかどうかを判定し、
保持されている場合は、該当有効ビツトをクリア
し、更新アドレスのデータを無効化し、共有メモ
リ装置とキヤツシユメモリのデータ不一致を解消
している。なお、マルチCPUシステムのキヤツ
シユメモリ機構の文献としてコンピユータ・アー
チテクチヤ・アンド・パラレル・プロセシング」
（マグロウヒル社、1984年発行、第７、３、３項
参照）（Computer Architecture and Parallel
Processing）」がある。
前記従来例では、以下の問題が発生する。
１ 各処理装置は、報告される更新アドレスが他
の複数の処理装置から独立に入力されるため、
インターフエースの信号線がぼう大となり、処
理装置の多重度が極めて制限されてしまう。こ
れを回避するため、各処理装置に共有メモリ装
置から更新アドレス送出することが考えられる
が、分散する処理装置に共有メモリ装置の内部
バス同じスループツトでアドレス送出するので
は、スループツトの高い共有メモリ装置を構成
できない。
の複数の処理装置から独立に入力されるため、
インターフエースの信号線がぼう大となり、処
理装置の多重度が極めて制限されてしまう。こ
れを回避するため、各処理装置に共有メモリ装
置から更新アドレス送出することが考えられる
が、分散する処理装置に共有メモリ装置の内部
バス同じスループツトでアドレス送出するので
は、スループツトの高い共有メモリ装置を構成
できない。
２ 各処理装置が受ける更新アドレスは共有メモ
リ装置のスループツトと同じ速度で与えられ、
その度毎にキヤツシユメモリを読み出しを行な
い、該当アドレスのデータが保持されているか
どうかの判定を行なわなければならず、本来、
処理装置内部のデータ処理でのキヤツシユメモ
リのアクセスが制限されてしまう（更新アドレ
スの判定中は、内部データ処理のキヤツシユメ
モリへのアクセスは抑止しなければならない）。
リ装置のスループツトと同じ速度で与えられ、
その度毎にキヤツシユメモリを読み出しを行な
い、該当アドレスのデータが保持されているか
どうかの判定を行なわなければならず、本来、
処理装置内部のデータ処理でのキヤツシユメモ
リのアクセスが制限されてしまう（更新アドレ
スの判定中は、内部データ処理のキヤツシユメ
モリへのアクセスは抑止しなければならない）。
本発明の目的は、上記問題点を解消し、スルー
プツトの高い共有メモリ装置にも適用可能なマル
チ計算機装置を提供することにある。
プツトの高い共有メモリ装置にも適用可能なマル
チ計算機装置を提供することにある。
〔問題点を解決するための手段〕
上記目的は、自処理装置からアクセスを監視し
該当するデータが自キヤツシユメモリ内にあるか
否かを判定するデイレクトリを備える処理装置が
他の処理装置と共に共有メモリ装置に接続された
マルチ計算機装置において、前記キヤツシユメモ
リを有する処理装置は、共有メモリ装置から無効
化要求があつたときのみ内部データ処理による自
キヤツシユメモリへのアクセスを抑止する手段
と、該キヤツシユメモリの前記無効化要求に該当
するデータの無効化を行う手段を備え、前記共有
メモリ装置は、前記キヤツシユメモリのデイレク
トリと同一内容のデイレクトリであつて該キヤツ
シユメモリを備える処理装置以外の他の処理装置
による前記共有メモリ装置へのライトアクセスを
監視しキヤツシユヒツトするか否かを判定するデ
イレクトリと、該デイレクトリがキヤツシユヒツ
トと判定したときに該当するデータの無効化を該
デイレクトリと同一内容のデイレクトリを備える
処理装置に要求する手段とを備えることで、達成
される。
該当するデータが自キヤツシユメモリ内にあるか
否かを判定するデイレクトリを備える処理装置が
他の処理装置と共に共有メモリ装置に接続された
マルチ計算機装置において、前記キヤツシユメモ
リを有する処理装置は、共有メモリ装置から無効
化要求があつたときのみ内部データ処理による自
キヤツシユメモリへのアクセスを抑止する手段
と、該キヤツシユメモリの前記無効化要求に該当
するデータの無効化を行う手段を備え、前記共有
メモリ装置は、前記キヤツシユメモリのデイレク
トリと同一内容のデイレクトリであつて該キヤツ
シユメモリを備える処理装置以外の他の処理装置
による前記共有メモリ装置へのライトアクセスを
監視しキヤツシユヒツトするか否かを判定するデ
イレクトリと、該デイレクトリがキヤツシユヒツ
トと判定したときに該当するデータの無効化を該
デイレクトリと同一内容のデイレクトリを備える
処理装置に要求する手段とを備えることで、達成
される。
キヤツシユメモリ側のデイレクトリは、自身の
処理装置からアクセスのみを監視し、他の処理装
置が共有メモリ装置のデータを更新したときにキ
ヤツシユヒツトするか否かの判定を行わずに済
む。このため、キヤツシユメモリを備える処理装
置は、共有メモリ装置側に設けたデイレクトリが
キヤツシユヒツトの判定をしている最中も自身の
キヤツシユメモリへのアクセスが可能となる。ま
た、キヤツシユヒツトしたときは無効化を共有メ
モリ装置が要求する構成のため、アドレス全部を
処理装置側に転送する従来の場合に比べて共有メ
モリ装置と処理装置とを接続する信号線が少なく
て済む。更に、共有メモリ装置側でキヤツシユヒ
ツトの判定を行う構成のため、処理装置へのアド
レス転送や処理装置側でのヒツト判定を待たずに
次のライトアクセスを受け付けることが可能とな
り、ライトサイクルが短くなり、スループツトの
高いシステムが構築できる。
処理装置からアクセスのみを監視し、他の処理装
置が共有メモリ装置のデータを更新したときにキ
ヤツシユヒツトするか否かの判定を行わずに済
む。このため、キヤツシユメモリを備える処理装
置は、共有メモリ装置側に設けたデイレクトリが
キヤツシユヒツトの判定をしている最中も自身の
キヤツシユメモリへのアクセスが可能となる。ま
た、キヤツシユヒツトしたときは無効化を共有メ
モリ装置が要求する構成のため、アドレス全部を
処理装置側に転送する従来の場合に比べて共有メ
モリ装置と処理装置とを接続する信号線が少なく
て済む。更に、共有メモリ装置側でキヤツシユヒ
ツトの判定を行う構成のため、処理装置へのアド
レス転送や処理装置側でのヒツト判定を待たずに
次のライトアクセスを受け付けることが可能とな
り、ライトサイクルが短くなり、スループツトの
高いシステムが構築できる。
第２図はマルチ計算機装置の全体構成を示す。
このマルチ計算機装置は、複数のプロセツサ
（CPU）２，３，４と、共有メモリ装置（GM）
１とを有し、各CPU２，３，４とGM１とはイン
ターフエース５，６，７を介して接続されてい
る。CPU２，３，４GM１を時分割で共有して使
用する。
このマルチ計算機装置は、複数のプロセツサ
（CPU）２，３，４と、共有メモリ装置（GM）
１とを有し、各CPU２，３，４とGM１とはイン
ターフエース５，６，７を介して接続されてい
る。CPU２，３，４GM１を時分割で共有して使
用する。
第３図はCPU２の内部構成を示す。他のCPU
３，４も同じ構成より成る、CPU２は、共有メ
モリインターフエース部（CMP）２１と演算ユ
ニツト５０より成る。GMPG２１はインターフ
エース５と演算ユニツト５０との間に設けてあ
る。演算ユニツト、メモリ制御ユニツト（MCU）
２３、主記憶装置（PM）２４、Ｉ／Ｏ制御装置
（IOADPT）２５、基本処理装置（BPU）２２、
フアイル制御プロセツサ（FCP）２６、Ｉ／Ｏ
制御プロセツサ（IOP）２８、内部共通バス３
４、フアイル装置２７より成る。
３，４も同じ構成より成る、CPU２は、共有メ
モリインターフエース部（CMP）２１と演算ユ
ニツト５０より成る。GMPG２１はインターフ
エース５と演算ユニツト５０との間に設けてあ
る。演算ユニツト、メモリ制御ユニツト（MCU）
２３、主記憶装置（PM）２４、Ｉ／Ｏ制御装置
（IOADPT）２５、基本処理装置（BPU）２２、
フアイル制御プロセツサ（FCP）２６、Ｉ／Ｏ
制御プロセツサ（IOP）２８、内部共通バス３
４、フアイル装置２７より成る。
BPUは命令を実行するユニツトであり、命令
のリード及びデータのリード／ライトをバス３０
を通してMCU２３に要求する。
のリード及びデータのリード／ライトをバス３０
を通してMCU２３に要求する。
MCU２３はバス３１，３２，３３を通して、
それぞれGMP２１、PM２４、IOADPT２５に
接続される。IOADPTはバス３４を通してFCP
２６及びＩ／Ｏ制御プロセツサ２６に接続され
る。
それぞれGMP２１、PM２４、IOADPT２５に
接続される。IOADPTはバス３４を通してFCP
２６及びＩ／Ｏ制御プロセツサ２６に接続され
る。
FCP２６はバス３５を通してフアイル装置２
７に接続される。GMP２１はGM１へのアクセ
スを制御する装置であり、インターフエース５を
通してGM１へ接続される。
７に接続される。GMP２１はGM１へのアクセ
スを制御する装置であり、インターフエース５を
通してGM１へ接続される。
このCPU２では、演算ユニツト５０が所定の
演算を行う。その際、GMP２１内のデータも演
算に供する。PM２４はデータ等の格納に使用さ
れる。フアイル装置２７やIOP２８とのデータの
やりとりは、バス３４、IOADPT２５、MCU２
３を介してBPU２２が行う。またGM１との間
では、GMP２１が介在し、中継を行う。この
GMP２１はキヤツシユメモリを内部に持つ。
演算を行う。その際、GMP２１内のデータも演
算に供する。PM２４はデータ等の格納に使用さ
れる。フアイル装置２７やIOP２８とのデータの
やりとりは、バス３４、IOADPT２５、MCU２
３を介してBPU２２が行う。またGM１との間
では、GMP２１が介在し、中継を行う。この
GMP２１はキヤツシユメモリを内部に持つ。
第４図はGM１の内部構成例を示す。GPU２
〜４は、インターフエース５〜７を通してそれぞ
れイターフエースポートPORT１３〜１５に接
続される。PORT１３〜１５はメモリバス１６
を通してメモリ(M)１１０〜１１２ヘリードアクセ
ス及びライトアクセス行なう。メモリバスコント
ローラ（MB CONT）１２はPORT１３〜１５
がメモリバス１６通して要求するアクセスの占有
権制御を行なう。
〜４は、インターフエース５〜７を通してそれぞ
れイターフエースポートPORT１３〜１５に接
続される。PORT１３〜１５はメモリバス１６
を通してメモリ(M)１１０〜１１２ヘリードアクセ
ス及びライトアクセス行なう。メモリバスコント
ローラ（MB CONT）１２はPORT１３〜１５
がメモリバス１６通して要求するアクセスの占有
権制御を行なう。
さて、第１図は本発明の実施例を示す。本実施
例は、第３図と第４図とを合体させた図であり、
この図の中で特徴は、CPU２内のGMP２１での
デイレクトリ部２１ａ（従来公知）に対応するデ
イレクトリ部１３ａをGM１内のPORT１３に設
けた点にある。
例は、第３図と第４図とを合体させた図であり、
この図の中で特徴は、CPU２内のGMP２１での
デイレクトリ部２１ａ（従来公知）に対応するデ
イレクトリ部１３ａをGM１内のPORT１３に設
けた点にある。
更に、構成に沿つて説明する。
第１図において処理装置（CPU）２の演算ユ
ニツト内部実行ユニツト（EU）５０は通常、共
有メモリインターフエースポート（GMP２１）
内のキヤツシユメモリを使用してデータ処理を行
ない、他の処理装置CPU３，CPU４からの共有
メモリ装置のデータ更新の監視はインターフエー
スポート（PORT）１３が行なう。
ニツト内部実行ユニツト（EU）５０は通常、共
有メモリインターフエースポート（GMP２１）
内のキヤツシユメモリを使用してデータ処理を行
ない、他の処理装置CPU３，CPU４からの共有
メモリ装置のデータ更新の監視はインターフエー
スポート（PORT）１３が行なう。
PORT１３は、内部にGMP２１内キヤツシユ
メモリと同一内容のデイレクトリ部１３ａを有
し、メモリバス１６にオンバスされる更新アドレ
スがデイレクトリ部１３ａに存在するかどうかの
判定を行なう。従つて、処理装置内部のデータ処
理と共有メモリ装置のデータ更新監視が並列処理
可能となる。また、PORT１３はデイレクトリ
部１３ａに更新アドレスが存在した（以後ヒツト
と称す）とき、バス１６を通してメモリバスコン
トローラ（MB CONT）１２へメモリアクセス
抑止の要求を出し、CPU２に対してキヤツシユ
メモリ無効化要求及び無効化アドレスをインター
フエース５を通じて送出する。CPU２は報告さ
れたアドレスに対応するキヤツシユメモリのデー
タを無効化する。こうすることにより、共有メモ
リ装置とキヤツシユメモリのデータの一致が保障
される。また、PORT１３内のデイレクトリに
更新アドレスがヒツトする確立は低いと考えられ
（通常、複数の処理装置が同一エリアを広く使用
する処理は少ない）、更新アドレスの処理装置へ
転送速度を遅くしてもメモリバス１６を抑止する
期間の割合は十分小さいことになる。このこと
は、メモリバス１６のスループツトに関係なく、
インターフエース５の更新アドレス転送の速度を
決定できることを意味する。また、更新アドレス
の時分割転送も可能であり、インターフエースの
信号線の縮減も可能となる。
メモリと同一内容のデイレクトリ部１３ａを有
し、メモリバス１６にオンバスされる更新アドレ
スがデイレクトリ部１３ａに存在するかどうかの
判定を行なう。従つて、処理装置内部のデータ処
理と共有メモリ装置のデータ更新監視が並列処理
可能となる。また、PORT１３はデイレクトリ
部１３ａに更新アドレスが存在した（以後ヒツト
と称す）とき、バス１６を通してメモリバスコン
トローラ（MB CONT）１２へメモリアクセス
抑止の要求を出し、CPU２に対してキヤツシユ
メモリ無効化要求及び無効化アドレスをインター
フエース５を通じて送出する。CPU２は報告さ
れたアドレスに対応するキヤツシユメモリのデー
タを無効化する。こうすることにより、共有メモ
リ装置とキヤツシユメモリのデータの一致が保障
される。また、PORT１３内のデイレクトリに
更新アドレスがヒツトする確立は低いと考えられ
（通常、複数の処理装置が同一エリアを広く使用
する処理は少ない）、更新アドレスの処理装置へ
転送速度を遅くしてもメモリバス１６を抑止する
期間の割合は十分小さいことになる。このこと
は、メモリバス１６のスループツトに関係なく、
インターフエース５の更新アドレス転送の速度を
決定できることを意味する。また、更新アドレス
の時分割転送も可能であり、インターフエースの
信号線の縮減も可能となる。
第５図は、GMP２１の内部構成例の詳細を示
す、MCU２３との接続バス３１の内容を以下に
示す、２１００はアドレスバス、２１０３はリー
ドデータバス、２１０４はライトデータバス、２
１０１はアクセス要求信号及びリード又はライト
の識別信号、２１０２はアクセス終了応答信号で
ある。MCU２３からリードアクセスがあつた場
合、アドレス２１００の下位ビツトにより、キヤ
ツシユメモリのデイレクトリ２１１、有効ビツト
部(V)２１２及びデータ部２１３をアクセスする。
比較器（COMP）２１４はデイレクトリ２１１
から読み出されたデータ２１０５とアドレス２１
００の上位ビツトを比較し、一致した場合、信号
線２１１７をONする。Ｖ２１２は有効なデータ
があれば信号線２１１８をONする。２１１７及
び２１１８がONのとき、信号線２１１０がON
し、キヤツシユメモリにアドレス２１００に対応
するデータがあつたことをコントロール２１６に
報告する。コントローラ２１６は信号線２１１０
がONとすると、信号線２１０２をONさせ、デ
ータ部２１３から読み出されたデータを信号線２
１０３を通してMCU２３に渡す。又、信号線２
１１０がOFFの場合、有効なデータがキヤツシ
ユメモリにないため、コントローラ２１６は信号
線２１１４を通じてGM１にリードアクセス要求
を送出する。２１１５はGM１からのアクセス終
了応答であり、２１１５がONのとき、GM１か
らの読み出しデータがリードデータバス２１１６
にオンバスされており、コントローラ２１６はリ
ードデータレジスタ（RDR）２１８にデータを
取り込んだ後キヤツシユメモリのデータ部２１３
にRDR２１８の出力を信号線２１０７を通して
書き込む、また、同時にデイレクトリ２１１にア
ドレス２１００の上位ビツト書込み、信号線２１
０９をONしてＶ２１２の該当ビツトをONする。
また、MCU２３から、信号線２１０１を通して
ライトアクセス要求があつた場合、コントローラ
２１６はGM１に対して信号線２１１４を通じて
ライトアクセス要求を送出する。このときライト
データは、信号線２１０４，２１１６を通して
GM１へ送出される。また、キヤツシユメモリに
ヒツトして信号線２１１０がONしている場合、
信号線２１０４のデータをデータ部２１３へ書き
込む。信号線２１１３はGM１からのデータ無効
化要求信号であり、信号線２１１２は無効すべき
キヤツシユメモリのブロツクアドレス（アドレス
全体の下位ビツト）である。信号線２１１３が
ONのときコントローラ２１６は、ブロツクアド
レス２１１２をアドレスレジスタ（AR）２１７
に取り込み、AR２１７の出力信号２１０６にて
アドレス指定して信号線２１０８をONして該当
する有効ビツトをクリアする。このとき、MCU
２３からのアクセスに対してアクセス終了応答２
１０２を抑止する。
す、MCU２３との接続バス３１の内容を以下に
示す、２１００はアドレスバス、２１０３はリー
ドデータバス、２１０４はライトデータバス、２
１０１はアクセス要求信号及びリード又はライト
の識別信号、２１０２はアクセス終了応答信号で
ある。MCU２３からリードアクセスがあつた場
合、アドレス２１００の下位ビツトにより、キヤ
ツシユメモリのデイレクトリ２１１、有効ビツト
部(V)２１２及びデータ部２１３をアクセスする。
比較器（COMP）２１４はデイレクトリ２１１
から読み出されたデータ２１０５とアドレス２１
００の上位ビツトを比較し、一致した場合、信号
線２１１７をONする。Ｖ２１２は有効なデータ
があれば信号線２１１８をONする。２１１７及
び２１１８がONのとき、信号線２１１０がON
し、キヤツシユメモリにアドレス２１００に対応
するデータがあつたことをコントロール２１６に
報告する。コントローラ２１６は信号線２１１０
がONとすると、信号線２１０２をONさせ、デ
ータ部２１３から読み出されたデータを信号線２
１０３を通してMCU２３に渡す。又、信号線２
１１０がOFFの場合、有効なデータがキヤツシ
ユメモリにないため、コントローラ２１６は信号
線２１１４を通じてGM１にリードアクセス要求
を送出する。２１１５はGM１からのアクセス終
了応答であり、２１１５がONのとき、GM１か
らの読み出しデータがリードデータバス２１１６
にオンバスされており、コントローラ２１６はリ
ードデータレジスタ（RDR）２１８にデータを
取り込んだ後キヤツシユメモリのデータ部２１３
にRDR２１８の出力を信号線２１０７を通して
書き込む、また、同時にデイレクトリ２１１にア
ドレス２１００の上位ビツト書込み、信号線２１
０９をONしてＶ２１２の該当ビツトをONする。
また、MCU２３から、信号線２１０１を通して
ライトアクセス要求があつた場合、コントローラ
２１６はGM１に対して信号線２１１４を通じて
ライトアクセス要求を送出する。このときライト
データは、信号線２１０４，２１１６を通して
GM１へ送出される。また、キヤツシユメモリに
ヒツトして信号線２１１０がONしている場合、
信号線２１０４のデータをデータ部２１３へ書き
込む。信号線２１１３はGM１からのデータ無効
化要求信号であり、信号線２１１２は無効すべき
キヤツシユメモリのブロツクアドレス（アドレス
全体の下位ビツト）である。信号線２１１３が
ONのときコントローラ２１６は、ブロツクアド
レス２１１２をアドレスレジスタ（AR）２１７
に取り込み、AR２１７の出力信号２１０６にて
アドレス指定して信号線２１０８をONして該当
する有効ビツトをクリアする。このとき、MCU
２３からのアクセスに対してアクセス終了応答２
１０２を抑止する。
第６図にPORT１３の内部構成を示す。CPU
２から、信号線２１１４を通してリードアクセス
要求がコントローラ１３３に入力された場合、信
号線１３０８によりメモリバス占有要求を
MBCONT１２に出力する。バス占有許可信号１
３０９がONしたとき、CPU２からのアドレス信
号２１００をアドレスバス１３１３に出力すると
共に信号線１３０８をOFFし、リード要求信号
１３０７をONする。さらにアクセス終了応答１
３００がONしたとき、CPU２への終了応答信号
２１１５をONすると共に読み出しデータを信号
線１３０４，２１１６を通してCPU１へ送出す
る。またデイレクトリ１３１にアドレス上位を書
き込み、有効ビツト部の該当ビツトをセツトす
る。その後、信号線１３０８及び２１１５を
OFFする。またCPU２から信号線２１１４を通
してライトアクセス要求がコントローラ１３３に
入力された場合、信号線１３０８によりメモリバ
ス占有要求をMBCONT１２に出力し、バス占有
許可信号１３０９がONしたとき、CPU２からの
アドレス信号２１００をアドレスバス１３１３に
出力すると共にCPU２からのライトデータ信号
２１１６をライトデータバス１３０４に出力し、
信号線１３０８をOFFし、ライト要求信号１３
１２通してライト要求信号１３０６に出力する。
さらにアクセス終了応答１３００がONしたと
き、信号線２１１５を通してアクセス終了を
CPU２へ報告する。
２から、信号線２１１４を通してリードアクセス
要求がコントローラ１３３に入力された場合、信
号線１３０８によりメモリバス占有要求を
MBCONT１２に出力する。バス占有許可信号１
３０９がONしたとき、CPU２からのアドレス信
号２１００をアドレスバス１３１３に出力すると
共に信号線１３０８をOFFし、リード要求信号
１３０７をONする。さらにアクセス終了応答１
３００がONしたとき、CPU２への終了応答信号
２１１５をONすると共に読み出しデータを信号
線１３０４，２１１６を通してCPU１へ送出す
る。またデイレクトリ１３１にアドレス上位を書
き込み、有効ビツト部の該当ビツトをセツトす
る。その後、信号線１３０８及び２１１５を
OFFする。またCPU２から信号線２１１４を通
してライトアクセス要求がコントローラ１３３に
入力された場合、信号線１３０８によりメモリバ
ス占有要求をMBCONT１２に出力し、バス占有
許可信号１３０９がONしたとき、CPU２からの
アドレス信号２１００をアドレスバス１３１３に
出力すると共にCPU２からのライトデータ信号
２１１６をライトデータバス１３０４に出力し、
信号線１３０８をOFFし、ライト要求信号１３
１２通してライト要求信号１３０６に出力する。
さらにアクセス終了応答１３００がONしたと
き、信号線２１１５を通してアクセス終了を
CPU２へ報告する。
デイレクトリ１３１及び有効ビツト部(u)１３４
はメモリバス１６のアドレス信号２１１２の下位
アドレスにて読み出し、それぞれ信号線１３０
１，１３０２に出力される。比較器（COMP）
１３２は、信号線２１１２の上位アドレスとデイ
レクトリ出力信号１３０１を比較し一致のとき、
信号線１３１４をONする。信号線１３０２及び
１３１４が共にONした場合CPU２のキヤツシユ
メモリにメモリバス１６上でアクセスされている
アドレスのデータが存在することを示し、信号線
１３０３がONする。このとき、メモリバス上ア
クセスがライトアクセスならば信号線１３０６，
１３１１ONする。コントローラ１３３は信号線
１３０３及び１３１１が共にONし、かつ現在自
分自身のアクセスでない場合、データ無効化要求
信号２１１３を送出する。このとき無効化すべき
ブロツクアドレスは信号線２１１２にてCPU２
へ渡される。また同時に、メモリアクセス抑止信
号１３１０をONする。またＶ１３４の該当する
ビツトを無効化する。以上のように共有メモリ及
び処理装置のデイレクトリは共有メモリからのデ
ータ読み出し時に共にセツトし、他処理装置の書
き込み時共にクリアするため常に一致が保障され
る。
はメモリバス１６のアドレス信号２１１２の下位
アドレスにて読み出し、それぞれ信号線１３０
１，１３０２に出力される。比較器（COMP）
１３２は、信号線２１１２の上位アドレスとデイ
レクトリ出力信号１３０１を比較し一致のとき、
信号線１３１４をONする。信号線１３０２及び
１３１４が共にONした場合CPU２のキヤツシユ
メモリにメモリバス１６上でアクセスされている
アドレスのデータが存在することを示し、信号線
１３０３がONする。このとき、メモリバス上ア
クセスがライトアクセスならば信号線１３０６，
１３１１ONする。コントローラ１３３は信号線
１３０３及び１３１１が共にONし、かつ現在自
分自身のアクセスでない場合、データ無効化要求
信号２１１３を送出する。このとき無効化すべき
ブロツクアドレスは信号線２１１２にてCPU２
へ渡される。また同時に、メモリアクセス抑止信
号１３１０をONする。またＶ１３４の該当する
ビツトを無効化する。以上のように共有メモリ及
び処理装置のデイレクトリは共有メモリからのデ
ータ読み出し時に共にセツトし、他処理装置の書
き込み時共にクリアするため常に一致が保障され
る。
第７図はキヤツシユメモリの構成を示す。本実
施例は、１エントリ4Bytesのセツトアソシアテ
イブ方式のキヤツシユメモリであり、全体で１０
２４エントリ（4KBytes）の容量を持つ。また、
デイレクトリ部２１１、有効ビツト部(u)２１２、
データ部２１３は同一のRAM（Ranclom Access
Memory）により構成され、アドレス下位（AL）
により、対応するエントリのデイレクトリ部、有
効ビツト部、データ部のデータが読み出される。
この第７図を用いて第５図のキヤツシユメモリの
動作を説明する。
施例は、１エントリ4Bytesのセツトアソシアテ
イブ方式のキヤツシユメモリであり、全体で１０
２４エントリ（4KBytes）の容量を持つ。また、
デイレクトリ部２１１、有効ビツト部(u)２１２、
データ部２１３は同一のRAM（Ranclom Access
Memory）により構成され、アドレス下位（AL）
により、対応するエントリのデイレクトリ部、有
効ビツト部、データ部のデータが読み出される。
この第７図を用いて第５図のキヤツシユメモリの
動作を説明する。
第５図において、キヤツシユからデータを読み
出す場合、アドレス２１００（AU、ALから構
成される）の下位ビツト（AL）によりエントリ
の１つが選択され、そのエントリに記憶されてい
るデータのアドレス上位がデイレクトリ部から２
１０５に送出され、COMP２１４により、アド
レス上位（AU）と２１０５のデータが比較され
る。比較結果が一致し、かつ、有効ビツト部(u)か
ら読み出されたデータ２１１８が“１”のとき、
データ部から読み出された２１０３が有効である
（キヤツシユヒツトと称す）。
出す場合、アドレス２１００（AU、ALから構
成される）の下位ビツト（AL）によりエントリ
の１つが選択され、そのエントリに記憶されてい
るデータのアドレス上位がデイレクトリ部から２
１０５に送出され、COMP２１４により、アド
レス上位（AU）と２１０５のデータが比較され
る。比較結果が一致し、かつ、有効ビツト部(u)か
ら読み出されたデータ２１１８が“１”のとき、
データ部から読み出された２１０３が有効である
（キヤツシユヒツトと称す）。
キヤツシユにデータを書き込む場合、アドレス
２１００の下位（AL）によりエントリを選択し、
デイレクトリ部には２１００の上位（AU）を、
有効ビツト部には、“１”を、データ部には書込
データを入力する（有効ビツト部は信号線２１０
９がONすることにより入力データに“１”が選
択される）。
２１００の下位（AL）によりエントリを選択し、
デイレクトリ部には２１００の上位（AU）を、
有効ビツト部には、“１”を、データ部には書込
データを入力する（有効ビツト部は信号線２１０
９がONすることにより入力データに“１”が選
択される）。
信号線２１１３がONのとき、キヤツシユを無
効化することがこの場合はアドレス２１０６（こ
のアドレスは３２ビツトアドレスの下位のみであ
る）によりエントリを選択し、有効ビツト部の入
力データに“０”を入力して書き込む（有効ビツ
ト部は信号線２１０８がONすることにより入力
データ“０”が選択される）。
効化することがこの場合はアドレス２１０６（こ
のアドレスは３２ビツトアドレスの下位のみであ
る）によりエントリを選択し、有効ビツト部の入
力データに“０”を入力して書き込む（有効ビツ
ト部は信号線２１０８がONすることにより入力
データ“０”が選択される）。
本発明によれば、処理装置内部データ処理に影
響を与えない共有メモリのキヤツシユメモリが構
成でき、かつ、スループツトの高い共有メモリ装
置にも適用可能となる。
響を与えない共有メモリのキヤツシユメモリが構
成でき、かつ、スループツトの高い共有メモリ装
置にも適用可能となる。
第１図は本発明の実施例図、第２図は本発明の
適用される共用計算機装置の全体構成例図、第３
図はCPU２の内部構成例図、第４図はGM１の内
部構成例図、第５図はGMP２１の実施例図、第
６図はPORT１３の実施例図、第７図はキヤツ
シユメモリの詳細例図である。 １……共有メモリ装置（GM）、２，３，４…
…プロセツサ（CPU）、１３，１４，１５……ポ
ート（PORT）、１３ａ，２１ａ……デイレクト
リ部。
適用される共用計算機装置の全体構成例図、第３
図はCPU２の内部構成例図、第４図はGM１の内
部構成例図、第５図はGMP２１の実施例図、第
６図はPORT１３の実施例図、第７図はキヤツ
シユメモリの詳細例図である。 １……共有メモリ装置（GM）、２，３，４…
…プロセツサ（CPU）、１３，１４，１５……ポ
ート（PORT）、１３ａ，２１ａ……デイレクト
リ部。
Claims (1)
- 【特許請求の範囲】 １ 自処理装置からのアクセスを監視し該当する
データが自キヤツシユメモリ内にあるか否かを判
定するデイレクトリを備える処理装置が他の処理
装置と共に共有メモリ装置に接続性属されたマル
チ計算機装置において、前記キヤツシユメモリを
有する処理装置は、共有メモリ装置から無効化要
求があつたときのみ内部データ処理による自キヤ
ツシユメモリへのアクセスを抑止する手段と、該
キヤツシユメモリの前記無効化要求に該当するデ
ータの無効化を行う手段を備え、前記共有メモリ
装置は、前記キヤツシユメモリのデイレクトリと
同一内容のデイレクトリであつて該キヤツシユメ
モリを備える処理装置以外の他の処理装置による
前記共有メモリ装置へのライトアクセスを監視し
キヤツシユヒツトするか否かを判定するデイレク
トリと、該デイレクトリがキヤツシユヒツトと判
定したときに該当するデータの無効化を該デイレ
クトリと同一内容のデイレクトリを備える処理装
置に要求する手段とを備えることを特徴とするマ
ルチ計算機装置。 ２ 特許請求の範囲第１項において、前記の無効
化要求は、キヤツシユメモリのエントリ番号で行
うことを特徴とするマルチ計算機装置。 ３ 特許請求の範囲第１項または第２項におい
て、前記共有メモリ装置は、前記無効化要求を出
力している間はメモリアクセスを抑止させる手段
を備えることを特徴とするマルチ計算機装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087133A JPS63253448A (ja) | 1987-04-10 | 1987-04-10 | マルチ計算機装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087133A JPS63253448A (ja) | 1987-04-10 | 1987-04-10 | マルチ計算機装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253448A JPS63253448A (ja) | 1988-10-20 |
| JPH0511337B2 true JPH0511337B2 (ja) | 1993-02-15 |
Family
ID=13906464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087133A Granted JPS63253448A (ja) | 1987-04-10 | 1987-04-10 | マルチ計算機装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253448A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2595753B2 (ja) * | 1990-03-30 | 1997-04-02 | 日本電気株式会社 | キャッシュメモリの無効化方式 |
| JP3228182B2 (ja) | 1997-05-29 | 2001-11-12 | 株式会社日立製作所 | 記憶システム及び記憶システムへのアクセス方法 |
| JP2001167040A (ja) | 1999-12-14 | 2001-06-22 | Hitachi Ltd | 記憶サブシステム及び記憶制御装置 |
| JP4651230B2 (ja) | 2001-07-13 | 2011-03-16 | 株式会社日立製作所 | 記憶システム及び論理ユニットへのアクセス制御方法 |
| US6684209B1 (en) | 2000-01-14 | 2004-01-27 | Hitachi, Ltd. | Security method and system for storage subsystem |
| JP4719957B2 (ja) | 2000-05-24 | 2011-07-06 | 株式会社日立製作所 | 記憶制御装置及び記憶システム並びに記憶システムのセキュリティ設定方法 |
| KR100515059B1 (ko) * | 2003-07-22 | 2005-09-14 | 삼성전자주식회사 | 멀티프로세서 시스템 및 멀티프로세서 시스템의 캐쉬일관성 유지 방법 |
| CN102609362A (zh) * | 2012-01-30 | 2012-07-25 | 复旦大学 | 一种共享高速缓存动态划分方法与电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172582A (en) * | 1981-04-15 | 1982-10-23 | Hitachi Ltd | Cash memory control method |
| JPS60134948A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | デ−タ処理装置 |
| JPS60138653A (ja) * | 1983-12-27 | 1985-07-23 | Hitachi Ltd | 階層記憶制御方式 |
| JPS62115553A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | バッファストレイジ無効化処理方式 |
-
1987
- 1987-04-10 JP JP62087133A patent/JPS63253448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63253448A (ja) | 1988-10-20 |
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