JPH0588990A - 二重化メモリ装置 - Google Patents
二重化メモリ装置Info
- Publication number
- JPH0588990A JPH0588990A JP3249967A JP24996791A JPH0588990A JP H0588990 A JPH0588990 A JP H0588990A JP 3249967 A JP3249967 A JP 3249967A JP 24996791 A JP24996791 A JP 24996791A JP H0588990 A JPH0588990 A JP H0588990A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- error
- timer
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】メモリ部のソフトエラーの蓄積による２ビット
エラーなどの発生を未然に防止し、より信頼性の高い二
重化メモリ装置を実現する。 【構成】所定の時間間隔が設定されたタイマーと、タイ
マーから所定の時間間隔ごとに出力されるチェック要求
を受けＣＰＵ部から二重化された第１，第２のメモリ部
へのアクセスを禁止するバス・アービターと、タイマー
からのチェック要求に基づいて起動され第１，第２のメ
モリ部の全領域を掃引するアドレスを発生するアドレス
発生器と、第１，第２のメモリ部の該当アドレスから読
み出されたデータのパリティ・チェックを行うパリティ
・チェック手段と、パリティ・チェック手段でエラーが
検出された場合、正しいデータをエラーが発生した側の
メモリ部のエラー領域に書き込むエラー訂正手段とを設
けて構成される。
エラーなどの発生を未然に防止し、より信頼性の高い二
重化メモリ装置を実現する。 【構成】所定の時間間隔が設定されたタイマーと、タイ
マーから所定の時間間隔ごとに出力されるチェック要求
を受けＣＰＵ部から二重化された第１，第２のメモリ部
へのアクセスを禁止するバス・アービターと、タイマー
からのチェック要求に基づいて起動され第１，第２のメ
モリ部の全領域を掃引するアドレスを発生するアドレス
発生器と、第１，第２のメモリ部の該当アドレスから読
み出されたデータのパリティ・チェックを行うパリティ
・チェック手段と、パリティ・チェック手段でエラーが
検出された場合、正しいデータをエラーが発生した側の
メモリ部のエラー領域に書き込むエラー訂正手段とを設
けて構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵの主記憶部に利
用される二重化メモリ装置に関し、さらに詳しくは、信
頼性を向上させるために、アドレスを共有する二重化さ
れた記憶部（ＲＡＭ）を備え、記憶部のエラーを早期に
発見しそれを修復できるようにした二重化メモリ装置に
関する。
用される二重化メモリ装置に関し、さらに詳しくは、信
頼性を向上させるために、アドレスを共有する二重化さ
れた記憶部（ＲＡＭ）を備え、記憶部のエラーを早期に
発見しそれを修復できるようにした二重化メモリ装置に
関する。
【０００２】
【従来の技術】最近、大規模容量の半導体メモリが実用
化されるようになってきている。この様な半導体メモリ
装置を用いる場合、その信頼性を向上させるために、Ｅ
ＣＣ化構成としたり、二重化構成とすることが一般的に
行われる。図３は、従来のこの種の二重化メモリ装置の
一例を示す構成ブロック図である。図において、１０は
マスターとなっているＣＰＵ装置であり、２１，２２は
このＣＰＵ１０によってアクセスされる二重化構成の同
一容量のメモリ部で、ＲＡＭによって構成されマスター
（ＣＰＵ）側からアドレスが共通に与えられている。３
０はバスの切替え回路で、ＣＰＵ装置１０側につながる
バスをどちら側のメモリ部のバスと接続するかの切替え
を行っている。４０はアクセス制御回路で、ＣＰＵ１０
からの制御信号に基づいて、バスの切替えやメモリ部２
１，２２への書き込み／読出しの制御を行う。ＣＰＵ１
には、メモリ部への書き込み時にはパリティー・ビット
を生成し、メモリ部からの読出し時にはパリティーを検
査する機能（パリティチェッカー・ジェネレータとして
の機能）を有している。図４は、バス切替え回路３０部
分の構成ブロック図で、ここでは１ビット分のみ表して
いる。３１，３２はデータバスに挿入されている書き込
みデータ用のバッファゲートで、アクセス制御回路４０
からの信号によりいずれかが駆動されるようになってい
る。３３は一方のメモリ部２２からの読出しデータのパ
リティチェックを行うパリティチェッカー、３４は２つ
のメモリ部２１，２２につながるデータバスのいずれか
を、パリティチェッカー３３でのチェック結果に基づい
て選択するマルチプレクサ、３５は読出しデータ用のバ
ッファゲートで、マルチプレクサ３５で選択したデータ
をＣＰＵ１０側に出力する。
化されるようになってきている。この様な半導体メモリ
装置を用いる場合、その信頼性を向上させるために、Ｅ
ＣＣ化構成としたり、二重化構成とすることが一般的に
行われる。図３は、従来のこの種の二重化メモリ装置の
一例を示す構成ブロック図である。図において、１０は
マスターとなっているＣＰＵ装置であり、２１，２２は
このＣＰＵ１０によってアクセスされる二重化構成の同
一容量のメモリ部で、ＲＡＭによって構成されマスター
（ＣＰＵ）側からアドレスが共通に与えられている。３
０はバスの切替え回路で、ＣＰＵ装置１０側につながる
バスをどちら側のメモリ部のバスと接続するかの切替え
を行っている。４０はアクセス制御回路で、ＣＰＵ１０
からの制御信号に基づいて、バスの切替えやメモリ部２
１，２２への書き込み／読出しの制御を行う。ＣＰＵ１
には、メモリ部への書き込み時にはパリティー・ビット
を生成し、メモリ部からの読出し時にはパリティーを検
査する機能（パリティチェッカー・ジェネレータとして
の機能）を有している。図４は、バス切替え回路３０部
分の構成ブロック図で、ここでは１ビット分のみ表して
いる。３１，３２はデータバスに挿入されている書き込
みデータ用のバッファゲートで、アクセス制御回路４０
からの信号によりいずれかが駆動されるようになってい
る。３３は一方のメモリ部２２からの読出しデータのパ
リティチェックを行うパリティチェッカー、３４は２つ
のメモリ部２１，２２につながるデータバスのいずれか
を、パリティチェッカー３３でのチェック結果に基づい
て選択するマルチプレクサ、３５は読出しデータ用のバ
ッファゲートで、マルチプレクサ３５で選択したデータ
をＣＰＵ１０側に出力する。
【０００３】
【発明が解決しようとする課題】このように構成された
メモリ装置によれば、パリティーチェッカー３３で一方
のメモリ部から読出したデータにパリティー・エラー
（１ビット・エラー）が検出された場合、他方のメモリ
部から読み出された正しいデータを選択するようにバス
切替え回路３０でバスが切り替えられ、ＣＰＵ１０側の
動作には影響がないようになっている。しかしながら、
従来装置においては、エラーの修正機能を有しないため
にエラーが蓄積されて行く可能性を持っている。すなわ
ち、ＣＰＵ１０の持つ動作プログラムによっては、メモ
リ部へのデータ書き込み時に内在するエラーが修正され
る期待もあるが、逆にエラーの発生個所（アドレス）が
例えばプログラム領域であったり、固定データ領域であ
ったりすると、本質的にその領域に書き込みが発生しな
いためエラーの修正が行われない。書き込みがある頻度
で発生する領域であっても、その頻度がメモリ部の故障
率に比べて十分に高くない場合もある。それらの領域で
は、発生したエラーが次のエラー発生までに修正される
ことはない。 従って、前述したエラーの蓄積により、
もし一方のメモリ部での同一アドレスにおいて、２ビッ
ト・エラー、または両方のメモリ部の同一アドレスで、
それぞれ１ビット以上のエラーが発生した場合、二重化
構成のメモリ装置であってもエラーを回避できないとい
う課題があった。本発明は、この様な点に鑑みてなされ
たもので、メモリ部のソフトエラーの蓄積による２ビッ
トエラーなどの発生を防止し、より信頼性の高い二重化
メモリ装置を提供することを目的とする。
メモリ装置によれば、パリティーチェッカー３３で一方
のメモリ部から読出したデータにパリティー・エラー
（１ビット・エラー）が検出された場合、他方のメモリ
部から読み出された正しいデータを選択するようにバス
切替え回路３０でバスが切り替えられ、ＣＰＵ１０側の
動作には影響がないようになっている。しかしながら、
従来装置においては、エラーの修正機能を有しないため
にエラーが蓄積されて行く可能性を持っている。すなわ
ち、ＣＰＵ１０の持つ動作プログラムによっては、メモ
リ部へのデータ書き込み時に内在するエラーが修正され
る期待もあるが、逆にエラーの発生個所（アドレス）が
例えばプログラム領域であったり、固定データ領域であ
ったりすると、本質的にその領域に書き込みが発生しな
いためエラーの修正が行われない。書き込みがある頻度
で発生する領域であっても、その頻度がメモリ部の故障
率に比べて十分に高くない場合もある。それらの領域で
は、発生したエラーが次のエラー発生までに修正される
ことはない。 従って、前述したエラーの蓄積により、
もし一方のメモリ部での同一アドレスにおいて、２ビッ
ト・エラー、または両方のメモリ部の同一アドレスで、
それぞれ１ビット以上のエラーが発生した場合、二重化
構成のメモリ装置であってもエラーを回避できないとい
う課題があった。本発明は、この様な点に鑑みてなされ
たもので、メモリ部のソフトエラーの蓄積による２ビッ
トエラーなどの発生を防止し、より信頼性の高い二重化
メモリ装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】この様な目的を達成する
本発明は、ＣＰＵ部と、このＣＰＵ部からアクセスされ
るアドレスを共有した第１，第２のメモリ部とからなる
二重化メモリ装置であって、所定の時間間隔が設定され
たタイマーと、このタイマーから所定の時間間隔ごとに
出力されるチェック要求を受けＣＰＵ部から前記第１，
第２のメモリ部へのアクセスを禁止するバス・アービタ
ーと、前記タイマーからのチェック要求に基づいて起動
され前記第１，第２のメモリ部の全領域を掃引するアド
レスを発生するアドレス発生器と、このアドレス発生器
が出力する前記第１，第２のメモリ部のアドレスから読
み出されたデータのパリティ・チェックを行うパリティ
・チェック手段と、このパリティ・チェック手段でエラ
ーが検出された場合、正しいデータをエラーが発生した
側のメモリ部のエラー領域に書き込むエラー訂正手段と
を設けたことを特徴とする二重化メモリ装置である。
本発明は、ＣＰＵ部と、このＣＰＵ部からアクセスされ
るアドレスを共有した第１，第２のメモリ部とからなる
二重化メモリ装置であって、所定の時間間隔が設定され
たタイマーと、このタイマーから所定の時間間隔ごとに
出力されるチェック要求を受けＣＰＵ部から前記第１，
第２のメモリ部へのアクセスを禁止するバス・アービタ
ーと、前記タイマーからのチェック要求に基づいて起動
され前記第１，第２のメモリ部の全領域を掃引するアド
レスを発生するアドレス発生器と、このアドレス発生器
が出力する前記第１，第２のメモリ部のアドレスから読
み出されたデータのパリティ・チェックを行うパリティ
・チェック手段と、このパリティ・チェック手段でエラ
ーが検出された場合、正しいデータをエラーが発生した
側のメモリ部のエラー領域に書き込むエラー訂正手段と
を設けたことを特徴とする二重化メモリ装置である。
【０００５】
【作用】タイマーは、設定時間ごとに各メモリ部が保持
するデータをチェックするチェック要求を出力する。こ
のチェック要求が出力されると、バスアービターは、Ｃ
ＰＵ部からのメモリ部へのアクセスを禁止する。また、
アドレス発生手段は、各メモリ部に対して全領域を掃引
するアドレスを出力して、第１，第２のメモリ部が保持
しているデータを読み出す。読み出されたデータは、パ
リティ・チェック手段で全てチェックされ、ここで誤り
が検出されると、エラー訂正手段は、正しいデータをエ
ラー領域に書き込む。これにより、第１，第２のメモリ
部が保持するデータは、常に正しいデータに修正された
状態に維持される。
するデータをチェックするチェック要求を出力する。こ
のチェック要求が出力されると、バスアービターは、Ｃ
ＰＵ部からのメモリ部へのアクセスを禁止する。また、
アドレス発生手段は、各メモリ部に対して全領域を掃引
するアドレスを出力して、第１，第２のメモリ部が保持
しているデータを読み出す。読み出されたデータは、パ
リティ・チェック手段で全てチェックされ、ここで誤り
が検出されると、エラー訂正手段は、正しいデータをエ
ラー領域に書き込む。これにより、第１，第２のメモリ
部が保持するデータは、常に正しいデータに修正された
状態に維持される。
【０００６】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。この図において、図３の各部分と同じもの
には同一の符号を付して示す。１０はマスターとしての
ＣＰＵ部、２１，２２はこのＣＰＵ部１０からアクセス
されるアドレスを共有した第１，第２のメモリ部で、こ
れらは二重化メモリを構成している。５０は一定の時間
Ｔ１ごと（例えば数ｍＳごと）に、所定の時間Ｔ２（例
えば数十μＳ）だけチェック要求信号を出力するタイマ
ーである。このタイマーは、ここからのチェック要求信
号に基づいてＲＡＭのデータを読出してパリティ・チェ
ックを行い、パリティ・エラーが生じていれば、正しい
データをエラー領域に書き込む目的のために設けられて
いて、ここに設定される時間間隔Ｔ１は、ＲＡＭのＭＴ
ＢＦ（MeanTime-Between-Falures) に比べて十分小さい
時間であって、ＲＡＭのあるアドレスあるいは適当に分
割した領域の複数のアドレスのデータを読出し、再び書
き込むのに必要な十分な時間が選定される。６０はタイ
マー５０からのチェック要求信号を受け、ＣＰＵ部１０
からの各メモリ部へのアクセスの終了を待って、以後Ｃ
ＰＵ部１０から第１，第２のメモリ部２１，２２へのア
クセスを禁止するバス・アービターである。
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。この図において、図３の各部分と同じもの
には同一の符号を付して示す。１０はマスターとしての
ＣＰＵ部、２１，２２はこのＣＰＵ部１０からアクセス
されるアドレスを共有した第１，第２のメモリ部で、こ
れらは二重化メモリを構成している。５０は一定の時間
Ｔ１ごと（例えば数ｍＳごと）に、所定の時間Ｔ２（例
えば数十μＳ）だけチェック要求信号を出力するタイマ
ーである。このタイマーは、ここからのチェック要求信
号に基づいてＲＡＭのデータを読出してパリティ・チェ
ックを行い、パリティ・エラーが生じていれば、正しい
データをエラー領域に書き込む目的のために設けられて
いて、ここに設定される時間間隔Ｔ１は、ＲＡＭのＭＴ
ＢＦ（MeanTime-Between-Falures) に比べて十分小さい
時間であって、ＲＡＭのあるアドレスあるいは適当に分
割した領域の複数のアドレスのデータを読出し、再び書
き込むのに必要な十分な時間が選定される。６０はタイ
マー５０からのチェック要求信号を受け、ＣＰＵ部１０
からの各メモリ部へのアクセスの終了を待って、以後Ｃ
ＰＵ部１０から第１，第２のメモリ部２１，２２へのア
クセスを禁止するバス・アービターである。
【０００７】７０はタイマー５０からのチェック要求に
より、第１，第２のメモリ部２１，２２の全領域を順番
に掃引するアドレスを発生するアドレス発生器、８０は
アドレス発生器７０が出力するアドレスに基づいて、第
１，第２のメモリ部２１，２２から読み出されるデータ
のパリティ・チェックを行うパリティ・チェック手段
で、第１のメモリ部２１からの読出しデータチェック用
のパリティチェッカー８１と、第２のメモリ部２２から
の読出しデータチェック用のパリティチェッカー８２と
で構成されている。９０はパリティ・チェック手段８０
でエラーが検出された場合、正しいデータをエラーが発
生した側のメモリ部のエラー領域に書き込むエラー訂正
手段で、各メモリ部から読み出されたデータを保持する
データ保持器９１と、パリティ・チェック手段８０から
のチェック結果に基づいて、データ保持器９１が保持し
ている正しい方のデータをエラーが検出された側のメモ
リ部に書き込むリードモディファイ制御回路９２および
アクセス制御回路４０で構成されている。
より、第１，第２のメモリ部２１，２２の全領域を順番
に掃引するアドレスを発生するアドレス発生器、８０は
アドレス発生器７０が出力するアドレスに基づいて、第
１，第２のメモリ部２１，２２から読み出されるデータ
のパリティ・チェックを行うパリティ・チェック手段
で、第１のメモリ部２１からの読出しデータチェック用
のパリティチェッカー８１と、第２のメモリ部２２から
の読出しデータチェック用のパリティチェッカー８２と
で構成されている。９０はパリティ・チェック手段８０
でエラーが検出された場合、正しいデータをエラーが発
生した側のメモリ部のエラー領域に書き込むエラー訂正
手段で、各メモリ部から読み出されたデータを保持する
データ保持器９１と、パリティ・チェック手段８０から
のチェック結果に基づいて、データ保持器９１が保持し
ている正しい方のデータをエラーが検出された側のメモ
リ部に書き込むリードモディファイ制御回路９２および
アクセス制御回路４０で構成されている。
【０００８】このように構成した装置の動作を次に説明
する。図２は、動作を示すタイムチャートである。タイ
マー５０からのチェック要求信号が出力されていない通
常時において、第１，第２のメモリ部２１，２２には、
ＣＰＵ部１０からのアドレス信号が共通に与えられ、デ
ータの書き込み／読出しが行われる。その動作は、図３
に示す従来装置と同様である。すなわち、データの書き
込みであれば、第１，第２の各メモリ部に同じデータと
そのデータに対応するパリティビットが書き込まれる。
データの読出しであれば、第１，第２の各メモリ部２
１，２２の同一アドレス領域からデータとパリティビッ
トが読み出され、対応するパリティチェッカー８１，８
２でそれぞれパリティチェックが行われる。ここで、エ
ラーが検出されれば、正しいデータが読み出されたメモ
リ部側のバスがバス切替え回路３０で選択され、ＣＰＵ
部１０側に正しいデータが送られる。
する。図２は、動作を示すタイムチャートである。タイ
マー５０からのチェック要求信号が出力されていない通
常時において、第１，第２のメモリ部２１，２２には、
ＣＰＵ部１０からのアドレス信号が共通に与えられ、デ
ータの書き込み／読出しが行われる。その動作は、図３
に示す従来装置と同様である。すなわち、データの書き
込みであれば、第１，第２の各メモリ部に同じデータと
そのデータに対応するパリティビットが書き込まれる。
データの読出しであれば、第１，第２の各メモリ部２
１，２２の同一アドレス領域からデータとパリティビッ
トが読み出され、対応するパリティチェッカー８１，８
２でそれぞれパリティチェックが行われる。ここで、エ
ラーが検出されれば、正しいデータが読み出されたメモ
リ部側のバスがバス切替え回路３０で選択され、ＣＰＵ
部１０側に正しいデータが送られる。
【０００９】タイマー５０からチェック要求信号が、
（ｃ）に示すように出力されると、この信号はバスアー
ビター６０に出力されると共に、リードモディファイ制
御回路９２に印加される。バスアービター６０は、この
チェック要求信号を受け、ＣＰＵ部１０からメモリ部２
１，２２への通常アクセスの終了を待って、（ｄ）に示
すようにリードモディファイ制御回路９２（エラー訂正
手段９０）に、バス権を渡す。リードモディファイ制御
回路９２は、バス権を獲得すると、アドレス発生器７０
に対して、（ｅ）に示すように指示信号を出力しアドレ
ス発生器７０を起動する。アドレス発生器７０は、各メ
モリ部２１，２２に対してあるアドレス、あるいは分割
した領域を掃引するアドレスを順番に出力する。これに
より、第１，第２のメモリ部２１，２２が保持している
該当アドレスのデータが、（ａ），（ｂ）に示すように
読み出される。ここで読み出されたデータは、（ｆ），
（ｇ）に示すようにパリティチェッカー８１，８２でチ
ェックされる。この結果、エラーが検出されなければ、
バスアービター６０は、（ｄ）に示すようにバス権をＣ
ＰＵ１０側して、通常の動作に復帰する。
（ｃ）に示すように出力されると、この信号はバスアー
ビター６０に出力されると共に、リードモディファイ制
御回路９２に印加される。バスアービター６０は、この
チェック要求信号を受け、ＣＰＵ部１０からメモリ部２
１，２２への通常アクセスの終了を待って、（ｄ）に示
すようにリードモディファイ制御回路９２（エラー訂正
手段９０）に、バス権を渡す。リードモディファイ制御
回路９２は、バス権を獲得すると、アドレス発生器７０
に対して、（ｅ）に示すように指示信号を出力しアドレ
ス発生器７０を起動する。アドレス発生器７０は、各メ
モリ部２１，２２に対してあるアドレス、あるいは分割
した領域を掃引するアドレスを順番に出力する。これに
より、第１，第２のメモリ部２１，２２が保持している
該当アドレスのデータが、（ａ），（ｂ）に示すように
読み出される。ここで読み出されたデータは、（ｆ），
（ｇ）に示すようにパリティチェッカー８１，８２でチ
ェックされる。この結果、エラーが検出されなければ、
バスアービター６０は、（ｄ）に示すようにバス権をＣ
ＰＵ１０側して、通常の動作に復帰する。
【００１０】タイマー５０に設定された時間Ｔ１が経過
すると、再びチェック要求信号が（ｃ）に示すように出
力され、同じ様にアドレス発生器７０から第１，第２の
メモリ部２１，２２に対して、今度は前回と違ったアド
レスあるいは前回と違った領域の複数のアドレスが出力
され、それらのアドレスのデータが、（ａ），（ｂ）に
示すように読み出される。ここで読み出されたデータ
は、（ｆ），（ｇ）に示すように同じ様にパリティチェ
ッカー８１，８２でチェックされる。この結果、例えば
第２のメモリ部２２で（ｇ）に示すようにエラーが検出
されたとすると、リードモディファイ制御回路９２は、
（ｈ）に示すように、アクセス制御回路４０と共に、デ
ータ保持器９１に保持されている第１のメモリ部２１か
ら読出した正しいデータを、（ｂ）に示すように第２の
メモリ部２２のエラー領域に書き込むチェック・ライト
動作を行う。このチェック・ライト動作が終了すると、
バスアービター６０は、（ｄ）に示すようにバス権をＣ
ＰＵ１０側に再び返す。
すると、再びチェック要求信号が（ｃ）に示すように出
力され、同じ様にアドレス発生器７０から第１，第２の
メモリ部２１，２２に対して、今度は前回と違ったアド
レスあるいは前回と違った領域の複数のアドレスが出力
され、それらのアドレスのデータが、（ａ），（ｂ）に
示すように読み出される。ここで読み出されたデータ
は、（ｆ），（ｇ）に示すように同じ様にパリティチェ
ッカー８１，８２でチェックされる。この結果、例えば
第２のメモリ部２２で（ｇ）に示すようにエラーが検出
されたとすると、リードモディファイ制御回路９２は、
（ｈ）に示すように、アクセス制御回路４０と共に、デ
ータ保持器９１に保持されている第１のメモリ部２１か
ら読出した正しいデータを、（ｂ）に示すように第２の
メモリ部２２のエラー領域に書き込むチェック・ライト
動作を行う。このチェック・ライト動作が終了すると、
バスアービター６０は、（ｄ）に示すようにバス権をＣ
ＰＵ１０側に再び返す。
【００１１】この様な動作は、タイマー５０にセットさ
れた時間Ｔ１ごとに行われる。そして、この様なチェッ
ク動作を複数回繰り返すことにより、アドレス発生器７
０から第１，第２のメモリ部の全領域のアドレスが出力
され、各メモリ部の全領域のチェックが完了し、エラー
が存在するばそれが修復されることとなる。この様な動
作は、ＲＡＭのＭＴＢＦに比べて十分短い時間内に行わ
れる。なお、上記の説明ではタイマーからのチェック要
求により、アドレス発生器からは、ある一つのアドレス
あるいは分割した領域の複数のアドレスを出力するよう
にしたが、メモリ部の全領域を掃引する全てのアドレス
を出力して、一度にメモリ部の全領域のチェックを行う
ような構成としてもよい。
れた時間Ｔ１ごとに行われる。そして、この様なチェッ
ク動作を複数回繰り返すことにより、アドレス発生器７
０から第１，第２のメモリ部の全領域のアドレスが出力
され、各メモリ部の全領域のチェックが完了し、エラー
が存在するばそれが修復されることとなる。この様な動
作は、ＲＡＭのＭＴＢＦに比べて十分短い時間内に行わ
れる。なお、上記の説明ではタイマーからのチェック要
求により、アドレス発生器からは、ある一つのアドレス
あるいは分割した領域の複数のアドレスを出力するよう
にしたが、メモリ部の全領域を掃引する全てのアドレス
を出力して、一度にメモリ部の全領域のチェックを行う
ような構成としてもよい。
【００１２】
【発明の効果】以上詳細詳細に説明したように、本発明
によれば、ＲＡＭの固定破壊ではないデータ書き変わり
エラー（ソフトエラー）は、タイマーからのチェック要
求時に検出され修復される。従って、メモリ部のソフト
エラーの蓄積による２ビットエラーなどの発生を未然に
防止し、より信頼性の高い二重化メモリ装置が実現でき
る。
によれば、ＲＡＭの固定破壊ではないデータ書き変わり
エラー（ソフトエラー）は、タイマーからのチェック要
求時に検出され修復される。従って、メモリ部のソフト
エラーの蓄積による２ビットエラーなどの発生を未然に
防止し、より信頼性の高い二重化メモリ装置が実現でき
る。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】動作を示すタイムチャートである。
【図３】従来装置の一例を示す構成ブロック図である。
【図４】従来装置におけるバス切替え回路部分の詳細を
示す構成ブロック図である。
示す構成ブロック図である。
１０ ＣＰＵ部 ２１，２２ 第１，第２のメモリ部 ３０ バス切替え回路 ４０ アクセス制御回路 ５０ タイマー ６０ バス・アービター ７０ アドレス発生器 ８０ パリティ・チェック手段 ９０ エラー訂正手段
Claims (1)
- 【請求項１】 ＣＰＵ部と、 このＣＰＵ部からアクセスされるアドレスを共有した第
１，第２のメモリ部とからなる二重化メモリ装置であっ
て、 所定の時間間隔が設定されたタイマーと、 このタイマーから所定の時間間隔ごとに出力されるチェ
ック要求を受けＣＰＵ部から前記第１，第２のメモリ部
へのアクセスを禁止するバス・アービターと、 前記タイマーからのチェック要求に基づいて起動され前
記第１，第２のメモリ部の全領域を掃引するアドレスを
発生するアドレス発生器と、 このアドレス発生器が出力する前記第１，第２のメモリ
部のアドレスから読み出されたデータのパリティ・チェ
ックを行うパリティ・チェック手段と、 このパリティ・チェック手段でエラーが検出された場
合、正しいデータをエラーが発生した側のメモリ部のエ
ラー領域に書き込むエラー訂正手段とを設けたことを特
徴とする二重化メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249967A JPH0588990A (ja) | 1991-09-30 | 1991-09-30 | 二重化メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249967A JPH0588990A (ja) | 1991-09-30 | 1991-09-30 | 二重化メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588990A true JPH0588990A (ja) | 1993-04-09 |
Family
ID=17200858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3249967A Pending JPH0588990A (ja) | 1991-09-30 | 1991-09-30 | 二重化メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9542266B2 (en) | 2013-06-13 | 2017-01-10 | Fujitsu Limited | Semiconductor integrated circuit and method of processing in semiconductor integrated circuit |
-
1991
- 1991-09-30 JP JP3249967A patent/JPH0588990A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9542266B2 (en) | 2013-06-13 | 2017-01-10 | Fujitsu Limited | Semiconductor integrated circuit and method of processing in semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0614142B1 (en) | System and method for detecting and correcting memory errors | |
| US5978952A (en) | Time-distributed ECC scrubbing to correct memory errors | |
| US8917565B2 (en) | Solid state disk controller apparatus | |
| EP0032957B1 (en) | Information processing system for error processing, and error processing method | |
| KR920001104B1 (ko) | 어드레스 라인 오류 테스트 방법 | |
| GB2075730A (en) | Refresch and error detection and correction technique for a data processing system | |
| JPH07191915A (ja) | コンピュータ・システム、メモリ・カード、及びその操作方法 | |
| AU599534B2 (en) | A diagnostic system in a data processing system | |
| JPH1011348A (ja) | Ｄｒａｍの制御装置およびそのｄｒａｍ | |
| JPH0588990A (ja) | 二重化メモリ装置 | |
| JPH1097471A (ja) | メモリデータのエラー訂正方法、及びエラー訂正方式 | |
| JPS6129024B2 (ja) | ||
| JPH01290200A (ja) | 自己訂正機能付きｌｓｉメモリ | |
| JPS5845120B2 (ja) | バツフア・メモリ障害制御方式 | |
| JP3190867B2 (ja) | メモリ再書き込み動作誤り検出装置及び方法 | |
| JPH0588989A (ja) | メモリ装置 | |
| JPH06309185A (ja) | 情報処理装置 | |
| JPH0341538A (ja) | 主記憶装置 | |
| JPH02302855A (ja) | メモリ制御装置 | |
| JP3071846B2 (ja) | パリティーエラー検出方法及びパリティーエラー検出回路 | |
| JPH05324487A (ja) | メモリ制御システム | |
| GB2080586A (en) | Dynamic memory system with error correction | |
| JPS6325379B2 (ja) | ||
| JPS5826119B2 (ja) | バッフア・リトライ方式 | |
| JPH04233052A (ja) | 二重化メモリ装置 |