JPH058901B2 - - Google Patents
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- JPH058901B2 JPH058901B2 JP61022886A JP2288686A JPH058901B2 JP H058901 B2 JPH058901 B2 JP H058901B2 JP 61022886 A JP61022886 A JP 61022886A JP 2288686 A JP2288686 A JP 2288686A JP H058901 B2 JPH058901 B2 JP H058901B2
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Description
【発明の詳細な説明】
〔概要〕
通信制御の下位制御層の処理を行う回線対応部
及び上位制御層の処理を行う通信共通制御を
CPUと一本の共通バスで相互接続する。これに
より、通信制御装置の実装をハードウエア的に無
駄なく行うことが出来ると共に回線数及び負荷の
増減に対し柔軟性を持たせることが出来、更に
CPUの負担を大幅に軽減することが可能となる。
及び上位制御層の処理を行う通信共通制御を
CPUと一本の共通バスで相互接続する。これに
より、通信制御装置の実装をハードウエア的に無
駄なく行うことが出来ると共に回線数及び負荷の
増減に対し柔軟性を持たせることが出来、更に
CPUの負担を大幅に軽減することが可能となる。
本発明は、中央処理装置（以下、CPUという）
と接続される通信制御装置、特に、回線の増減、
回線速度の変更等に対してハード的にもソフト的
にも柔軟に対応出来、CPUの負荷を軽減出来る
様に改良された通信制御装置に関する。
と接続される通信制御装置、特に、回線の増減、
回線速度の変更等に対してハード的にもソフト的
にも柔軟に対応出来、CPUの負荷を軽減出来る
様に改良された通信制御装置に関する。
一般に汎用計算機の通信制御は、第５図に示す
様に、アプリケーシヨンソフト（APL）からネ
ツトワーク制御層（NA層）、パケツト制御層、
データリンク制御層（DLC層）及びバイトハン
ドリング層（BH層）といつた階層構造のプログ
ラムにより処理が行われている。
様に、アプリケーシヨンソフト（APL）からネ
ツトワーク制御層（NA層）、パケツト制御層、
データリンク制御層（DLC層）及びバイトハン
ドリング層（BH層）といつた階層構造のプログ
ラムにより処理が行われている。
ネツトワーク制御層では、トランスミツシヨン
ヘツダ及びリクエスト／レスポンスヘツダによる
メツセージのルーテイング制御、ブロツキング及
びセグメンテイング制御、シーケンス番号制御、
並びにセツシヨンレベルのフロー制御、応答制
御、チエイニング制御等の処理が行われる。
ヘツダ及びリクエスト／レスポンスヘツダによる
メツセージのルーテイング制御、ブロツキング及
びセグメンテイング制御、シーケンス番号制御、
並びにセツシヨンレベルのフロー制御、応答制
御、チエイニング制御等の処理が行われる。
パケツト制御層では、パケツト網に対する接
続、切断制御等の処理が行われる。パケツト伝送
を行わないときは、このパケツト制御層は必要で
ない。
続、切断制御等の処理が行われる。パケツト伝送
を行わないときは、このパケツト制御層は必要で
ない。
データリンク制御層では、フロー制御、送受信
制御、エラーリカバリ等の処理が行われる。
制御、エラーリカバリ等の処理が行われる。
バイトハンドリング層では、同期制御、直並列
変換、モデム信号の制御等の処理が行われる。
変換、モデム信号の制御等の処理が行われる。
この様な通信制御の機能をCPUと通信制御装
置で分担する場合、従来は、第６図に示す様に、
通信制御装置はバイトハンドリング層の処理のみ
を行ない、データリンク制御層以上の各上位階層
の処理はCPU側で行つていた。
置で分担する場合、従来は、第６図に示す様に、
通信制御装置はバイトハンドリング層の処理のみ
を行ない、データリンク制御層以上の各上位階層
の処理はCPU側で行つていた。
従来の通信制御装置は、第７図に３００で示す
様に、内部に複数の回線対応部（３１０1，３１
０2等）及びこれらの回線対応部に一本の内部バ
ス３２０を介して接続される共通制御部３３０を
備えている。
様に、内部に複数の回線対応部（３１０1，３１
０2等）及びこれらの回線対応部に一本の内部バ
ス３２０を介して接続される共通制御部３３０を
備えている。
各回線対応部は、データの直並列変換回路、モ
デム信号制御回路等の受動回路（図示せず）を備
え、又、共通制御部３３０は、プロセツサ３３
１、メモリ３３２を備え、これらによりバイトハ
ンドリング層の処理を行う。共通制御部３３０
は、CPU３５０の外部バス３６０を介してCPU
３５０に接続されている。
デム信号制御回路等の受動回路（図示せず）を備
え、又、共通制御部３３０は、プロセツサ３３
１、メモリ３３２を備え、これらによりバイトハ
ンドリング層の処理を行う。共通制御部３３０
は、CPU３５０の外部バス３６０を介してCPU
３５０に接続されている。
回線数が増加し、１個の共通制御部で処理が困
難となつた場合や速度の異なる回線数を増加する
場合は、第７図に示す様に、複数の通信制御部が
CPUの外部バス３６０に並列に接続される形で、
共通制御部を外部バス３６０に接続し、更に内部
バスを介してその共通制御部に各回線対応部を接
続することにより、回線数の増加を行つていた。
難となつた場合や速度の異なる回線数を増加する
場合は、第７図に示す様に、複数の通信制御部が
CPUの外部バス３６０に並列に接続される形で、
共通制御部を外部バス３６０に接続し、更に内部
バスを介してその共通制御部に各回線対応部を接
続することにより、回線数の増加を行つていた。
従来、通信制御装置を増設する場合は、前述の
様に、CPUの外部バス３６０に並列に共通制御
部を接続し、更に内部バスを介してその共通制御
部に各回線対応部を接続していたが、これら
CPU３５０及び通信制御装置３００は、第８図
に示す方式で実装されていた。
様に、CPUの外部バス３６０に並列に共通制御
部を接続し、更に内部バスを介してその共通制御
部に各回線対応部を接続していたが、これら
CPU３５０及び通信制御装置３００は、第８図
に示す方式で実装されていた。
第８図において、４１０はCPU３５０が実装
されるCPU実装部、４２０は共通制御部３３０
が実装される共通制御部実装部、４３０は各回線
対応部３１０が実装される回線対応部実装部、４
４０はCPUと共通制御部を接続する外部バス
（第７図の外部バス３６０に当る）、４５０は共通
制御部と各回線対応部を接続する内部バス（第７
図の内部バス３２０に当る）である。
されるCPU実装部、４２０は共通制御部３３０
が実装される共通制御部実装部、４３０は各回線
対応部３１０が実装される回線対応部実装部、４
４０はCPUと共通制御部を接続する外部バス
（第７図の外部バス３６０に当る）、４５０は共通
制御部と各回線対応部を接続する内部バス（第７
図の内部バス３２０に当る）である。
この構成で、新たに共通制御部及びそれに共通
制御される各回線対応部を増設する場合は、第８
図に示す様に、新たな共通制御部実装部４２０′
及び回線対応部実装部４３０′を増設し、CPUと
増設された共通制御部間は外部バス４４０′で接
続され、増設された共通制御部と各回線対応部間
は内部バス４５０′で接続される。
制御される各回線対応部を増設する場合は、第８
図に示す様に、新たな共通制御部実装部４２０′
及び回線対応部実装部４３０′を増設し、CPUと
増設された共通制御部間は外部バス４４０′で接
続され、増設された共通制御部と各回線対応部間
は内部バス４５０′で接続される。
この場合、回線対応部実装部４３０に空きが存
在していても、外部バス４４０と内部バス４５０
のインタフエースが必ずしも一致していない為、
回線対応部実装部４３０の空き部分に増設される
共通制御部や回線対応部を収納することは出来な
い。
在していても、外部バス４４０と内部バス４５０
のインタフエースが必ずしも一致していない為、
回線対応部実装部４３０の空き部分に増設される
共通制御部や回線対応部を収納することは出来な
い。
この様に、従来の通信制御装置では、CPUと
通信制御装置の共通制御部間を一本の外部バスで
接続し、共通制御部と回線対応部間を一本の内部
バスで接続していた為、新たに共通制御部及びそ
の回線対応部を増設する場合は、従来の回線対応
部実装部に空き部分があつても新たに共通制御部
及びその回線対応部に対する実装部を新たに増設
しなければならなくなり、従来の回線対応部実装
部と新たに増設された回線対応部実装部の両者に
空き部分が生じ、実装部やスペースが有効に利用
されないという問題があつた。
通信制御装置の共通制御部間を一本の外部バスで
接続し、共通制御部と回線対応部間を一本の内部
バスで接続していた為、新たに共通制御部及びそ
の回線対応部を増設する場合は、従来の回線対応
部実装部に空き部分があつても新たに共通制御部
及びその回線対応部に対する実装部を新たに増設
しなければならなくなり、従来の回線対応部実装
部と新たに増設された回線対応部実装部の両者に
空き部分が生じ、実装部やスペースが有効に利用
されないという問題があつた。
又、最近の様にオンライン処理の比重が高くな
るにつれ、それまでCPUで行つていてもそれ程
負荷とはならなかつたデータリンク制御層より上
位層の処理がCPUにとつて負担となりはじめ、
CPUの他の処理への影響が大きくなつてきたが、
この問題は、回線数を増加した場合に更に顕著と
なるという問題があつた。
るにつれ、それまでCPUで行つていてもそれ程
負荷とはならなかつたデータリンク制御層より上
位層の処理がCPUにとつて負担となりはじめ、
CPUの他の処理への影響が大きくなつてきたが、
この問題は、回線数を増加した場合に更に顕著と
なるという問題があつた。
本発明は、実装部やスペースに無駄を生じるこ
となく通信制御装置の通信共通制御や回線対応部
の増設が可能であり、回線数の増加や回線速度の
変更に対して柔軟に対応することが出来、更に、
CPUの通信制御時の負荷を軽減させ、回線数が
増大してもCPUの負荷が重くならない様に改良
した通信制御装置を提供することを目的とする。
となく通信制御装置の通信共通制御や回線対応部
の増設が可能であり、回線数の増加や回線速度の
変更に対して柔軟に対応することが出来、更に、
CPUの通信制御時の負荷を軽減させ、回線数が
増大してもCPUの負荷が重くならない様に改良
した通信制御装置を提供することを目的とする。
従来の通信制御装置における前述の問題点を解
決する為に本発明が講じた手段を、第１図を参照
して説明する。
決する為に本発明が講じた手段を、第１図を参照
して説明する。
第１図は、本発明の基本構成をブロツク図で示
したものである。
したものである。
第１図において、１００は本発明に係る通信制
御装置であり、１５０はCPUである。
御装置であり、１５０はCPUである。
通信制御装置１００において、１１０は回線対
応部で、マイクロプロセツサ（μP）、メモリ
（MEM）および回線接続制御部（LC）を共通バ
スで接続し、前記メモリ内に格納されている通信
制御の下位制御層を実行するプログラムにより、
１または複数の通信回線を制御する。
応部で、マイクロプロセツサ（μP）、メモリ
（MEM）および回線接続制御部（LC）を共通バ
スで接続し、前記メモリ内に格納されている通信
制御の下位制御層を実行するプログラムにより、
１または複数の通信回線を制御する。
１２０は通信共通制御部で、マイクロプロセツ
サ（μP）およびメモリ（MEM）を共通バスで接
続し、前記メモリ内に格納されている通信制御の
上位制御層を実行するプログラムにより、１また
は複数の、前記回線対応部１１０から送られてく
る通信データ、または回線対応部へ送る通信デー
タの上位層を制御する。
サ（μP）およびメモリ（MEM）を共通バスで接
続し、前記メモリ内に格納されている通信制御の
上位制御層を実行するプログラムにより、１また
は複数の、前記回線対応部１１０から送られてく
る通信データ、または回線対応部へ送る通信デー
タの上位層を制御する。
１３０は共通バスで、回線対応部１１０、通信
共通制御部１２０及びCPU１５０間の相互接続
が行われる。
共通制御部１２０及びCPU１５０間の相互接続
が行われる。
通信制御部を増設するときは、増設される通信
共通制御部及びその回線対応部は、前述の通信共
通制御部１２０及び回線対応部１１０の場合と同
様に、共通バス１３０に共通に接続される。
共通制御部及びその回線対応部は、前述の通信共
通制御部１２０及び回線対応部１１０の場合と同
様に、共通バス１３０に共通に接続される。
その場合、前記回線対応部１１０と前記通信共
通制御部１２０との少なくとも一方を新たに前記
共通バス１３０に対して実装したときに、前記回
線対応部１１０と前記通信共通制御部１２０との
論理的な割付けを変更するように構成される。
通制御部１２０との少なくとも一方を新たに前記
共通バス１３０に対して実装したときに、前記回
線対応部１１０と前記通信共通制御部１２０との
論理的な割付けを変更するように構成される。
CPU１５０、通信共通制御部１２０及び回線
対応部１１０は、第５図に示した通信制御時の各
制御階層の処理を適宜分担し、回線対応部１１０
は下位制御層の処理を行い、通信共通制御部１２
０はそれよりも上位制御層の処理を行い、CPU
１５０は最上位の制御を行う。
対応部１１０は、第５図に示した通信制御時の各
制御階層の処理を適宜分担し、回線対応部１１０
は下位制御層の処理を行い、通信共通制御部１２
０はそれよりも上位制御層の処理を行い、CPU
１５０は最上位の制御を行う。
本発明の通信制御装置の回線対応部１１０が行
う下位層の制御には、従来の通信制御装置の行つ
ていたバイトハンドリング層のみならず、その上
位のデータリンク層の処理を行わせることが出来
る。これは、回線対応部１１０に独自のプログラ
ムとメモリ（図示せず）を設けることにより実行
可能である。
う下位層の制御には、従来の通信制御装置の行つ
ていたバイトハンドリング層のみならず、その上
位のデータリンク層の処理を行わせることが出来
る。これは、回線対応部１１０に独自のプログラ
ムとメモリ（図示せず）を設けることにより実行
可能である。
その場合、通信共通制御部１２０に、従来
CPUが行つていたネツトワーク制御層に至るま
での処理を実行させることが出来る。これらの処
理は、通信共通制御部１２０内に独自のプロセツ
サとメモリを設けることにより実行可能である。
CPUが行つていたネツトワーク制御層に至るま
での処理を実行させることが出来る。これらの処
理は、通信共通制御部１２０内に独自のプロセツ
サとメモリを設けることにより実行可能である。
これにより、CPUがそれまで行つていた通信
制御時の各処理が大幅に軽減され、通信制御装置
の増設を容易に行うことが出来る。
制御時の各処理が大幅に軽減され、通信制御装置
の増設を容易に行うことが出来る。
次に、本発明の通信制御装置の実装方式を第２
図を参照して説明する。第２図は、本発明に係る
通信制御装置の実装方式の説明図である。
図を参照して説明する。第２図は、本発明に係る
通信制御装置の実装方式の説明図である。
第２図において、２１０は回線対応部実装部
で、通信制御装置の回線対応部１１０が実装され
る。２２０は通信共通制御部実装部で、通信制御
装置の通信共通制御部１２０が実装される。２５
０はCPU実装部で、CPU１５０が実装される。
２３０は共通バスで、第１図の共通バス１３０に
対応するCPU、共通制御部及び回線対応部が、
この共通バス２３０を介して相互に接続される。
で、通信制御装置の回線対応部１１０が実装され
る。２２０は通信共通制御部実装部で、通信制御
装置の通信共通制御部１２０が実装される。２５
０はCPU実装部で、CPU１５０が実装される。
２３０は共通バスで、第１図の共通バス１３０に
対応するCPU、共通制御部及び回線対応部が、
この共通バス２３０を介して相互に接続される。
なお、回線対応部実装部２１０及び通信共通制
御部実装部２２０の区分は固定的なものでなく、
両者の境界及び広さは、自由に調整可能なもので
ある。
御部実装部２２０の区分は固定的なものでなく、
両者の境界及び広さは、自由に調整可能なもので
ある。
回線数が少く、１個の通信共通制御部で充分処
理可能である場合は、第２図Ａに示す様に１組の
通信共通制御部及び回線対応部が実装される。
理可能である場合は、第２図Ａに示す様に１組の
通信共通制御部及び回線対応部が実装される。
いま、通信共通制御部及びその回線対応部を増
設する場合、実装部に第２図Ａに示す様な空き部
分があつたとすると、その空き部分を利用して第
２図Ｂに示す様に、新たな通信共通制御部２２
０′及び回線対応部２１０′を増設することが出来
る。
設する場合、実装部に第２図Ａに示す様な空き部
分があつたとすると、その空き部分を利用して第
２図Ｂに示す様に、新たな通信共通制御部２２
０′及び回線対応部２１０′を増設することが出来
る。
又、回線速度を変更する場合も、同様にして新
たに増設される通信共通制御部及びその回線対応
部を実装することが出来る。この場合、例えば回
線速度を２倍にして同じ通信容量を実現しようと
する場合は、回線数は半分で済むので、仮に実装
部分に空きが無くても、回線数を半分にしたこと
によつて生じた空き実装部分を利用して、回線速
度を２倍にするために新たに追加された通信共通
制御部を実装することが出来る。
たに増設される通信共通制御部及びその回線対応
部を実装することが出来る。この場合、例えば回
線速度を２倍にして同じ通信容量を実現しようと
する場合は、回線数は半分で済むので、仮に実装
部分に空きが無くても、回線数を半分にしたこと
によつて生じた空き実装部分を利用して、回線速
度を２倍にするために新たに追加された通信共通
制御部を実装することが出来る。
更に、前記回線対応部１１０と前記通信共通制
御部１２０との少なくとも一方を新たに前記共通
バス１３０に対して実装したときに、前記回線対
応部１１０と前記通信共通制御部１２０との論理
的な割付けが変更される。
御部１２０との少なくとも一方を新たに前記共通
バス１３０に対して実装したときに、前記回線対
応部１１０と前記通信共通制御部１２０との論理
的な割付けが変更される。
すなわち、この割付けはハードウエア的に固定
になつておらず、例えば回線速度や伝送制御手順
の選択によつて動的に変化する負荷等に対して
は、論理的な割付けの変更が行なわれる。
になつておらず、例えば回線速度や伝送制御手順
の選択によつて動的に変化する負荷等に対して
は、論理的な割付けの変更が行なわれる。
以上の様にして、ハードウエアやスペース無駄
を生じることなく通信制御装置の増設が可能とな
り、回線の増設や回線速度の変更に対し柔軟に対
応することが出来、更に、CPUの通信制御時の
負荷を軽減させ、回線数が増加されてもCPUの
負荷が重くなるのを阻止することが出来る。
を生じることなく通信制御装置の増設が可能とな
り、回線の増設や回線速度の変更に対し柔軟に対
応することが出来、更に、CPUの通信制御時の
負荷を軽減させ、回線数が増加されてもCPUの
負荷が重くなるのを阻止することが出来る。
本発明の実施例を、第３図を参照して説明す
る。第３図は、本発明の一実施例の構成をブロツ
ク図で示したものである。
る。第３図は、本発明の一実施例の構成をブロツ
ク図で示したものである。
(A) 実施例の構成
第３図において、通信制御装置１００、回線対
応部１１０、通信共通制御部１２０、共通バス１
３０及びCPU１５０については、第１図で説明
した通りである。なお、回線対応部１１０は複数
個設置されるので、サフイツクス“１，２，３”
等を付して区別する。又、増設された通信制御装
置及びその内部の通信共通制御部と回線対応部に
は、ダツシユを付して区別する。
応部１１０、通信共通制御部１２０、共通バス１
３０及びCPU１５０については、第１図で説明
した通りである。なお、回線対応部１１０は複数
個設置されるので、サフイツクス“１，２，３”
等を付して区別する。又、増設された通信制御装
置及びその内部の通信共通制御部と回線対応部に
は、ダツシユを付して区別する。
共通バス１３０において、１３０Ａは双方向性
のアドレスバスであり、１３０Ｂは双方向性のデ
ータバスである。
のアドレスバスであり、１３０Ｂは双方向性のデ
ータバスである。
各回線対応部において、１１１はマイクロプロ
セツサ（μp），１１２はメモリ（MEM），１１３
及び１１４は回線接続制御部（LC）である。各
回線対応部のものを区別する場合には、サフイツ
クス“１，２，３”等が付される。
セツサ（μp），１１２はメモリ（MEM），１１３
及び１１４は回線接続制御部（LC）である。各
回線対応部のものを区別する場合には、サフイツ
クス“１，２，３”等が付される。
各回線対応部は、その内部に設けられたマイク
ロプロセツサ１１１及びメモリ１１２により、そ
れに接続される各回線に対するデータリンク層及
びバイトハンドリング層の処理を行う。
ロプロセツサ１１１及びメモリ１１２により、そ
れに接続される各回線に対するデータリンク層及
びバイトハンドリング層の処理を行う。
各通信共通制御部１２０及び１２０′において、
１２１及び１２１′はマイクロプロセツサであり、
１２２及び１２２′はメモリである。各通信共通
制御部１２０，１２０′は、その内部に設けられ
たマイクロプロセツサ１２１，１２１′及びメモ
リ１２２，１２２′により、ネツトワーク制御層
の処理、及びパケツト網に対して通信を行う場合
は、パケツト制御層の処理を行う。
１２１及び１２１′はマイクロプロセツサであり、
１２２及び１２２′はメモリである。各通信共通
制御部１２０，１２０′は、その内部に設けられ
たマイクロプロセツサ１２１，１２１′及びメモ
リ１２２，１２２′により、ネツトワーク制御層
の処理、及びパケツト網に対して通信を行う場合
は、パケツト制御層の処理を行う。
通信共通制御部は、回線対応部の数により、負
荷に応じて複数枚実装する。第３図の実施例で
は、回線対応部３個（１個４回線で合計12回線）
に対し１個の通信共通制御部を割り当てている。
荷に応じて複数枚実装する。第３図の実施例で
は、回線対応部３個（１個４回線で合計12回線）
に対し１個の通信共通制御部を割り当てている。
この割当てはハードウエア的に固定になつてい
ない。即ち、回線速度や伝送制御手順の選択によ
つて動的に変化する負荷に対し、論理的に割付け
を変えることが出来る。従つて、第３図で、増設
された通信制御装置とその内部の通信共通制御部
及び各回線対応部を１００′，１１０′，１２０′
等で示したのは１つの例示である。
ない。即ち、回線速度や伝送制御手順の選択によ
つて動的に変化する負荷に対し、論理的に割付け
を変えることが出来る。従つて、第３図で、増設
された通信制御装置とその内部の通信共通制御部
及び各回線対応部を１００′，１１０′，１２０′
等で示したのは１つの例示である。
CPU１５０において、１５１はプロセツサ
（PU）、１５２はメモリ（MEM）で、これらに
より各通信制御装置に対する通信制御を行う。
（PU）、１５２はメモリ（MEM）で、これらに
より各通信制御装置に対する通信制御を行う。
CPUのアプリケーシヨンから通信の要求が生
じると、その通信を制御する通信共通制御装部
（例えば１２０の方とする）に割込みが行われる。
じると、その通信を制御する通信共通制御装部
（例えば１２０の方とする）に割込みが行われる。
割込みを受けた通信共通制御部１２０は、
CPU１５０から相手先及びデータを受け取り、
ネツトワーク制御層の処理及びパケツト網に対し
通信を行う場合はパケツト制御層の処理を行う。
CPU１５０から相手先及びデータを受け取り、
ネツトワーク制御層の処理及びパケツト網に対し
通信を行う場合はパケツト制御層の処理を行う。
ネツトワーク制御層では、前述の様にメツセー
ジのルーテイング制御、ブロツキング及びセグメ
ンテイング制御、シーケンス番号制御、並びにセ
ツシヨンレベルのフロー制御、応答制御、チエイ
ニング制御等が行われる。又、パケツト制御層で
は、パケツト網に対する接続、切断制御等が行わ
れる。
ジのルーテイング制御、ブロツキング及びセグメ
ンテイング制御、シーケンス番号制御、並びにセ
ツシヨンレベルのフロー制御、応答制御、チエイ
ニング制御等が行われる。又、パケツト制御層で
は、パケツト網に対する接続、切断制御等が行わ
れる。
通信共通制御部１２０は、以上の階層の処理を
行うと、対応する回線対応部（例えば１１０1と
する）に割込みを行う。
行うと、対応する回線対応部（例えば１１０1と
する）に割込みを行う。
割込みを受けた回線対応部１１０1は、データ
リンク制御層、バイトハンドリング層の処理を行
う。この時、通信共通制御部１２０のデータは、
必要に応じて回線対応部１１０1へ転送される。
この場合、回線対応部１１０1のプロセツサ１１
１1のメモリ空間１１２1に通信共通制御部１２０
の実メモリが割り付けられているアドレス構造を
持てば、通信共通制御部１２０は、データの転送
に対しそのプロセツサ１２１が関与しなくても良
い様にすることが出来る。この様にすると、割込
み後通信共通制御部１２０は開放されて他の処理
を行うことが出来るので、その処理効率を向上さ
せることが出来る。
リンク制御層、バイトハンドリング層の処理を行
う。この時、通信共通制御部１２０のデータは、
必要に応じて回線対応部１１０1へ転送される。
この場合、回線対応部１１０1のプロセツサ１１
１1のメモリ空間１１２1に通信共通制御部１２０
の実メモリが割り付けられているアドレス構造を
持てば、通信共通制御部１２０は、データの転送
に対しそのプロセツサ１２１が関与しなくても良
い様にすることが出来る。この様にすると、割込
み後通信共通制御部１２０は開放されて他の処理
を行うことが出来るので、その処理効率を向上さ
せることが出来る。
データリンク制御層では、前述の様に、フロー
制御、送受信制御、エラーリカバリ等が行われ
る。又、バイトハンドリング層では、同期制御、
直並列変換、モデム信号の制御等が行われる。
制御、送受信制御、エラーリカバリ等が行われ
る。又、バイトハンドリング層では、同期制御、
直並列変換、モデム信号の制御等が行われる。
なお、前述の様に１つの通信共振制御部に割り
当てられる回線対応部の数はハードウエア的に固
定的なものでなく、回線速度や伝送制御手順等に
動的に変化する負荷に対しては、論理的に割付け
を変更することが出来る。例えば、回線速度が速
く、データの単位時間当りの処理量が多い場合に
は、通信共通制御部１個に対する回線対応部の個
数を少なくし、逆に回線速度が遅く、データの単
位時間当りの処理量が少ない場合は、通信共通制
御部１個に対する回線対応部の個数を多くする様
にする。これにより、単位時間当りの処理量が増
加しても、通信共通制御部でボトルネツクが生じ
ない様に調整することが出来る。
当てられる回線対応部の数はハードウエア的に固
定的なものでなく、回線速度や伝送制御手順等に
動的に変化する負荷に対しては、論理的に割付け
を変更することが出来る。例えば、回線速度が速
く、データの単位時間当りの処理量が多い場合に
は、通信共通制御部１個に対する回線対応部の個
数を少なくし、逆に回線速度が遅く、データの単
位時間当りの処理量が少ない場合は、通信共通制
御部１個に対する回線対応部の個数を多くする様
にする。これにより、単位時間当りの処理量が増
加しても、通信共通制御部でボトルネツクが生じ
ない様に調整することが出来る。
以上本発明の一実施例について説明したが、本
発明の各構成は、この実施例の各構成に限定され
るものではない。例えば、回線対応部、通信共通
制御部及びCPUで分担する通信制御時の各制御
層の区分は、回線数の多寡により適宜変化させる
ことが出来る。第４図は、パケツト制御層までの
機能を回線対応部で分担する様にした場合の例を
示したものである。
発明の各構成は、この実施例の各構成に限定され
るものではない。例えば、回線対応部、通信共通
制御部及びCPUで分担する通信制御時の各制御
層の区分は、回線数の多寡により適宜変化させる
ことが出来る。第４図は、パケツト制御層までの
機能を回線対応部で分担する様にした場合の例を
示したものである。
なお、CPU、通信共通制御部及び回線対応部
の実装方式は、第２図で説明した通りである。
の実装方式は、第２図で説明した通りである。
以上説明した様に、本発明によれば次の諸効果
が得られる。
が得られる。
(イ) 実装部やスペースに無駄を生じることなく、
通信制御装置の通信共通制御部や回線対応部の
増設を行うことが出来る。
通信制御装置の通信共通制御部や回線対応部の
増設を行うことが出来る。
(ロ) 回線数の増減や回線速度の変更等に対して柔
軟に対応することが出来る。
軟に対応することが出来る。
(ハ) CPUの通信制御時の負荷を軽減させ、回線
数が増大してもCPUの負荷が重くならない様
にすることが出来る。
数が増大してもCPUの負荷が重くならない様
にすることが出来る。
第１図…本発明の基本構成の説明図、第２図…
本発明の通信制御装置及び中央処理装置の実装方
式の説明図、第３図…本発明の一実施例の構成の
説明図、第４図…本発明の通信制御装置の機能分
担例の説明図、第５図…通信制御の階層構造の説
明図、第６図…従来の通信制御の機能分担の説明
図、第７図…従来の通信制御装置の構成の説明
図、第８図…従来の通信制御装置及び中央処理装
置の実装方式の説明図。 第１図及び第３図において、１００，１００′
……通信制御装置、１１０，１１０′……回線対
応部１２０，１２０′……通信共通制御部、１３
０……共通バス、１５０……中央処理装置
（CPU）。
本発明の通信制御装置及び中央処理装置の実装方
式の説明図、第３図…本発明の一実施例の構成の
説明図、第４図…本発明の通信制御装置の機能分
担例の説明図、第５図…通信制御の階層構造の説
明図、第６図…従来の通信制御の機能分担の説明
図、第７図…従来の通信制御装置の構成の説明
図、第８図…従来の通信制御装置及び中央処理装
置の実装方式の説明図。 第１図及び第３図において、１００，１００′
……通信制御装置、１１０，１１０′……回線対
応部１２０，１２０′……通信共通制御部、１３
０……共通バス、１５０……中央処理装置
（CPU）。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置１５０と接続されて通信制御を
行う通信制御装置において、 (a) マイクロプロセツサ（μP）、メモリ（MEM）
および回線接続制御部（LC）を共通バスで接
続し、前記メモリ内に格納されている通信制御
の下位制御層を実行するプログラムにより、１
または複数の通信回線を制御する回線対応部１
１０と、 (b) マイクロプロセツサ（μP）およびメモリ
（MEM）を共通バスで接続し、前記メモリ内
に格納されている通信制御の上位制御層を実行
するプログラムにより、１または複数の、前記
回線対応部１１０から送られてくる通信デー
タ、または回線対応部へ送る通信データの上位
層を制御する通信共通制御部１２０とを設け、 (c) 前記回線対応部１１０と前記通信共通制御部
１２０とをそれぞれ前記中央処理装置１５０が
接続される共通バス１３０に対して複数個実装
し得るように構成し、 (d) かつ、前記回線対応部１１０と前記通信共通
制御部１２との少なくとも一方を新たに前記共
通バス１３０に対して実装したときに、前記回
線対応部１１０と前記通信共通制御部１２０と
の論理的な割付けを変更するように構成したこ
と、 を特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022886A JPS62181552A (ja) | 1986-02-06 | 1986-02-06 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022886A JPS62181552A (ja) | 1986-02-06 | 1986-02-06 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62181552A JPS62181552A (ja) | 1987-08-08 |
| JPH058901B2 true JPH058901B2 (ja) | 1993-02-03 |
Family
ID=12095156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022886A Granted JPS62181552A (ja) | 1986-02-06 | 1986-02-06 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62181552A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481552A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Link layer control system |
| DE102005048585A1 (de) | 2005-10-06 | 2007-04-12 | Robert Bosch Gmbh | Teilnehmer und Kommunikationscontroller eines Kommunikationssystems und Verfahren zur Realisierung einer Gateway-Funktionalität in einem Teilnehmer eines Kommunikationssystems |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391543A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Installation system for hdlc circuit |
| JPS60223353A (ja) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | デ−タ転送方式 |
| JPS61264945A (ja) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | 通信処理装置のプロトコル並列処理方式 |
| JPS6238060A (ja) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
-
1986
- 1986-02-06 JP JP61022886A patent/JPS62181552A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62181552A (ja) | 1987-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |