JPH0589256A - アナログ入力制御装置 - Google Patents

Abstract

(57)【要約】 【目的】アナログ量を取り込むためのアナログ入力制御
回路に関し、複数のアナログ信号の取り込みにおいてデ
ジタル信号処理装置における属性データの管理をなくす
ことにより負荷を軽減でき、デジタル信号処理装置の処
理効率を向上できることを目的とする。 【構成】アナログスイッチＳＷ１〜ＳＷｎはアナログ信
号ＡＩ１〜ＡＩｎに対応して設けられ、各アナログスイ
ッチＳＷ１〜ＳＷｎに共通にＡ／Ｄ変換器１が接続され
ている。スイッチ制御回路２は変換すべきアナログ信号
を指示する属性データに基づいて１つのアナログスイッ
チのみを閉成させる。データ管理回路３はＡ／Ｄ変換器
１の少なくとも１つのデジタル信号とその属性データと
を記憶し、データ量が設定データ量に達したとき割り込
み信号を出力し、データ送信要求に対してデジタル信号
とその属性データとを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えば機械振動等の力学
的な振動等のアナログ量をマイクロプロセッサに代表す
るコントローラにデータを取り込むためのアナログ入力
制御回路に関する。

【０００２】例えば、エンジンのノック検出装置におけ
る中央処理装置（ＣＰＵ）は、内燃機関に設けた複数の
ノックセンサ（圧電素子）からの機械振動信号等のアナ
ログ信号を入力し、これらのアナログ信号をアナログ−
デジタル（以下、単にＡ／Ｄという）変換器によりデジ
タル信号に変換して適切な制御を行う。この際、ＣＰＵ
はデータを常に必要とせず、一定時間毎にデータの取り
込み、データ整理を行って演算処理を実行し、データの
相互関係をモニターしながら制御を行うようになってい
るため、データ取り込みにおけるＣＰＵの負荷軽減を図
る必要がある。

【０００３】

【従来の技術】従来のアナログ入力回路を図４に示す。
図４はノック検出装置におけるアナログ入力回路を示
し、エンジン１０の適宜箇所には圧電素子よりなる複数
のノックセンサＳ１〜Ｓｎが設けられ、各ノックセンサ
Ｓ１〜Ｓｎはそれぞれその設置箇所にて検出した機械振
動をアナログ信号ＡＩ１〜ＡＩｎとして半導体装置３０
に出力する。

【０００４】半導体装置３０には前記各ノックセンサＳ
１〜Ｓｎにそれぞれ対応して複数のアナログスイッチＳ
Ｗ１〜ＳＷｎが設けられ、各アナログスイッチＳＷ１〜
ＳＷｎに共通にＡ／Ｄ変換器１１が接続されている。Ａ
／Ｄ変換器１１は各スイッチＳＷ１〜ＳＷｎの閉成時に
入力されるアナログ信号をデジタル値に変換してデジタ
ル信号ＤＳＧ１を出力する。Ａ／Ｄ変換器１１にはラッ
チ回路１２が接続され、同ラッチ回路１２はＡ／Ｄ変換
器１１のデジタル信号ＤＳＧ１を１つのみ保持するよう
になっている。ラッチ回路１２はデータバス１４を介し
てデジタル信号処理装置としてのＣＰＵ１６に接続さ
れ、ＣＰＵ１６からのデータ送信要求に対してデータ信
号ＤＳＧ２を転送するようになっている。又、ラッチ回
路１２には割り込み回路１３が接続され、割り込み回路
１３はラッチ回路１２にデジタル信号データが保持され
ると、コントロールバス１５を介してＣＰＵ１６に割り
込み信号ＳＧ１を出力する。

【０００５】又、半導体装置３０には前記ＣＰＵ１６と
は無関係に動作するタイマ回路１７が設けられ、同タイ
マ回路１７はＣＰＵ１６の動作よりも長い周期で発振す
るパルス信号ＳＧ２を出力するようになっている。タイ
マ回路１７に接続されたカウンタ１８はタイマ回路１７
のパルス信号ＳＧ２をカウントし、そのカウント値（デ
ジタル値）を閉成すべきアナログスイッチのスイッチデ
ータ信号ＳＧ３としてセレクタ回路１９及びＣＰＵ１６
に出力する。セレクタ回路１９にはスイッチデータ信号
ＳＧ３が入力されるとともに、データバス１４を介して
ＣＰＵ１６から閉成すべき特定のアナログスイッチ、即
ち、特定のアナログ信号を指示するスイッチデータ信号
ＳＧ４が入力されるようになっており、セレクタ回路１
９はスイッチデータ信号ＳＧ４が入力されるとこのスイ
ッチデータ信号ＳＧ４を選択し、スイッチデータ信号Ｓ
Ｇ４が入力されていないとカウンタ１８のスイッチデー
タ信号ＳＧ３を選択してスイッチ制御信号ＳＧ５として
デコーダ回路２０に出力するようになっている。

【０００６】デコーダ回路２０は入力されたスイッチ制
御信号ＳＧ５をデコードして前記複数のアナログスイッ
チＳＷ１〜ＳＷｎのうちいずれか１つのみを閉成させて
そのアナログスイッチに対応するアナログ信号をＡ／Ｄ
変換器１１に出力させる。

【０００７】このように構成されたアナログ入力回路に
おけるデータ取り込みは、ＣＰＵ１６から出力された特
定のアナログスイッチを指示するスイッチデータ信号Ｓ
Ｇ４又はカウンタ１８によるスイッチデータ信号ＳＧ３
に基づいてデコーダ回路２０により複数のアナログスイ
ッチＳＷ１〜ＳＷｎのうちいずれか１つのみが閉成され
てそのアナログスイッチに対応するアナログ信号がＡ／
Ｄ変換器１１に出力され、そのアナログ信号がＡ／Ｄ変
換器１１でデジタル信号ＤＳＧ１に変換され、変換が終
了するとこのデジタル信号ＤＳＧ１はラッチ回路１２に
保持される。ラッチ回路１２のデータ保持に基づいて割
り込み回路１３からコントロールバス１５を介してＣＰ
Ｕ１６に割り込み信号ＳＧ１が出力される。ＣＰＵ１６
はこの割り込み信号ＳＧ１に基づいて割り込み処理モー
ドに入るとともに、送信要求のポーリングを行う。そし
て、ＣＰＵ１６はスイッチデータ信号ＳＧ３又はＳＧ４
に基づいて取り込むデータ信号ＤＳＧ２の属性データ、
即ち、そのデータ信号ＤＳＧ２がどのアナログスイッチ
から入力されたものかを管理しつつ、ラッチ回路１２か
らデータバス１４を介して転送されるデータ信号ＤＳＧ
２を取り込む。

【０００８】

【発明が解決しようとする課題】ところが、上記従来の
アナログ入力回路におけるデータ取り込みでは、ノック
センサからのアナログ信号をデジタル信号に変換したデ
ータ信号ＤＳＧ２のみを取り込み、そのデータ信号ＤＳ
Ｇ２の属性データはＣＰＵ１６が管理しているため、Ｃ
ＰＵ側のシーケンスが複雑化するとともに、データ取り
込みにおいてＣＰＵ１６の負荷が増加してシステム効率
が低下するという問題があった。

【０００９】又、従来のアナログ入力回路ではラッチ回
路１２に１つのデジタル信号ＤＳＧ１が保持される毎に
割り込み回路１３により割り込み信号ＳＧ１が出力さ
れ、ＣＰＵ１６は割り込み信号ＳＧ１が入力される毎に
割り込み処理をする必要があり、システム効率が低下す
るという問題があった。

【００１０】本発明は上記問題点を解決するためになさ
れたものであって、アナログ信号の取り込みにおいて、
デジタル信号処理装置における属性データの管理をなく
すことにより負荷を軽減でき、よってデジタル信号処理
装置の処理効率を向上できることを目的とする。

【００１１】又、本発明はデジタル信号処理装置による
割り込み処理回数を低減してデジタル信号処理装置の処
理効率を向上できることを目的とする。更に、本発明は
時間経過に対するデータの変化量の測定に非常に適して
おり、システムの効率化を図ることができることを目的
とする。

【００１２】

【課題を解決するための手段】図１は第１発明の原理説
明図である。複数のアナログスイッチＳＷ１〜ＳＷｎは
多チャンネルのアナログ信号ＡＩ１〜ＡＩｎにそれぞれ
対応して設けられている。アナログ−デジタル変換器１
は各アナログスイッチＳＷ１〜ＳＷｎに共通に接続さ
れ、入力されるアナログ信号をデジタル信号に変換す
る。スイッチ制御回路２は変換すべきアナログ信号を指
示する属性データに基づいて複数のアナログスイッチＳ
Ｗ１〜ＳＷｎのうち、いずれか１つのアナログスイッチ
のみを閉成させて当該アナログ信号をアナログ−デジタ
ル変換器１に入力させる。データ管理回路３はアナログ
−デジタル変換器１により変換された少なくとも１つの
デジタル信号をそのデジタル信号に対応する属性データ
と共に記憶し、記憶されたデータ量が予め定められた設
定データ量に達したときデジタル信号処理装置に対して
データ転送のための割り込み信号を出力し、デジタル信
号処理装置からのデータ送信要求に対してデジタル信号
と共にそのデジタル信号に対応する属性データを出力す
る。

【００１３】又、第２発明では、データ管理回路をアナ
ログ−デジタル変換器により変換された２以上のデジタ
ル信号をそのデジタル信号に対応する属性データと共に
記憶し、記憶されたデータが飽和量に達したときデジタ
ル信号処理装置に対してデータ転送のための割り込み信
号を出力するものとした。

【００１４】更に、第３発明では、データ管理回路をデ
ジタル信号処理装置から所定期間出力され続ける同一の
属性データに基づいて閉成される１つのアナログスイッ
チからのアナログ信号をデジタル変換した２以上のデジ
タル信号を時間経過に合わせて連続して記憶し、デジタ
ル信号処理装置からの同一の属性データを指示するデー
タ送信要求に対して２以上のデジタル信号を時間経過に
合わせて連続して出力するものとした。

【００１５】

【作用】従って、第１発明によれば、データ管理回路３
にはアナログ−デジタル変換器１からの少なくとも１つ
のデジタル信号がそのデジタル信号に対応する属性デー
タと共に記憶され、デジタル信号処理装置からのデータ
送信要求に対してデジタル信号と共にそのデジタル信号
に対応する属性データが出力されるので、デジタル信号
処理装置では属性データの管理が必要なくなって負荷が
軽減され、これにより処理効率が向上される。

【００１６】又、第２発明によれば、データ管理回路に
は２以上のデジタル信号がそのデジタル信号に対応する
属性データと共に記憶され、記憶されたデータが飽和量
に達したときデジタル信号処理装置に対してデータ転送
のための割り込み信号が出力されるので、デジタル信号
処理装置による割り込み処理回数が低減され処理効率が
向上される。

【００１７】更に、第３発明によれば、データ管理回路
にはデジタル信号処理装置から所定期間出力され続ける
同一の属性データに基づいて閉成される１つのアナログ
スイッチからのアナログ信号をデジタル変換した２以上
のデジタル信号が時間経過に合わせて連続して記憶さ
れ、デジタル信号処理装置からの同一の属性データを指
示するデータ送信要求に対して２以上のデジタル信号を
時間経過に合わせて連続して出力されるので、特に時間
経過に対するデータの変化量の測定に非常に適してお
り、システムの効率化が可能となる。

【００１８】

【実施例】以下、本発明をエンジンのノック検出装置に
具体化した一実施例を図２，図３に従って説明する。

【００１９】尚、説明の便宜上、図４に示す従来例と同
様の構成については同一の符号を付して説明を一部省略
する。図２に示すように、本実施例における半導体装置
２１では従来のラッチ回路１２及び割り込み回路１３に
代えて先入れ先出し（ＦＩＦＯ）方式のデータ管理回路
２２が設けられ、データ管理回路２２はデータバス１４
及びコントロールバス１５を介してＣＰＵ２３に接続さ
れている。

【００２０】データ管理回路２２は図３に示すように、
デジタル信号メモリ２４、スイッチデータメモリ２５、
オーバーフローレジスタ２６及びリードライトレジスタ
２７等を備えて構成されている。デジタル信号メモリ２
４及びスイッチデータメモリ２５はレジスタ群又はＲＡ
Ｍよりなり、デジタル信号メモリ２４は複数、例えば１
０個の記憶領域２４ａ（図において上下方向に延びてい
る）を備え、各記憶領域２４ａには順次Ａ／Ｄ変換器１
１により変換されたデジタル信号ＤＳＧ１が保持され
る。スイッチデータメモリ２５はデジタル信号メモリ２
４の各記憶領域２４ａとそれぞれ同一のアドレスを持つ
複数、例えば１０個の記憶領域２５ａ（図において上下
方向に延びている）を備え、各記憶領域２５ａにはデジ
タル信号メモリ２４に順次記憶されるデジタル信号ＤＳ
Ｇ１に対応してセレクタ回路１９からのスイッチ制御信
号ＳＧ５（デジタル信号）が順次属性データとして記憶
される。

【００２１】オーバーフローレジスタ２６はデータが飽
和量に達する、即ち、デジタル信号メモリ２４及びスイ
ッチデータメモリ２５の全ての記憶領域２４ａ，２５ａ
にデータが保持されると、コントロールバス１５を介し
てＣＰＵ２３に割り込み信号ＳＧ６を出力する。

【００２２】リードライトレジスタ２７はＣＰＵ２３か
らデータ送信要求信号ＳＧ７が入力されるとデジタル信
号メモリ２４及びスイッチデータメモリ２５を読み出し
モードにし、データ送信要求信号ＳＧ７が入力されてい
ないとデジタル信号メモリ２４及びスイッチデータメモ
リ２５を書き込みモードにする。

【００２３】リードライトレジスタ２７はコントロール
バス１５を介して割り込み信号ＳＧ６に基づくＣＰＵ２
３からのデータ送信要求信号ＳＧ７が入力されると、デ
ジタル信号メモリ２４及びスイッチデータメモリ２５を
読み出しモードとするとともに、データバス１４を介し
てＣＰＵ２３からのデータ選定信号ＳＧ８が入力される
と、両メモリ２４，２５の所定の記憶領域２４ａ，２５
ａをアクセスし、データ読み出しバス２８及びデータバ
ス１４を介してデジタル信号ＤＳＧ１をそのデジタル信
号ＤＳＧ１の属性データＳＧ５と共にＣＰＵ２３に転送
させるようになっている。

【００２４】ＣＰＵ２３はオーバーフローレジスタ２６
の割り込み信号ＳＧ６を入力すると割り込み処理モード
に入り、コントロールバス１５を介してリードライトレ
ジスタ２７にデータ送信要求信号ＳＧ７を出力するとと
もに、データバス１４を介してデジタル信号メモリ２４
及びスイッチデータメモリ２５にデータ選定信号ＳＧ８
を出力し、両メモリ２４，２５の所定の記憶領域２４
ａ，２５ａをアクセスし、データ読み出しバス２８及び
データバス１４を介してデジタル信号ＤＳＧ１をそのデ
ジタル信号ＤＳＧ１の属性データＳＧ５と共に転送させ
る。

【００２５】このデータ選定信号ＳＧ８としては、例え
ばデジタル信号メモリ２４及びスイッチデータメモリ２
５における各記憶領域２４ａ，２５ａをアドレス順に全
てアクセスさせるデータ形式、同一の属性データを持つ
デジタル信号ＤＳＧ１を記憶した記憶領域の全てをアド
レス順にアクセスさせるデータ形式等がある。尚、本実
施例におけるＣＰＵ２３にはカウンタ１８のスイッチデ
ータ信号ＳＧ３は入力されておらず、ＣＰＵ２３は取り
込むデータ信号の属性データを管理していない。

【００２６】又、ＣＰＵ２３は図示しないラッチ回路を
備え、同ラッチ回路に閉成すべき特定のアナログスイッ
チ、即ち、特定のアナログ信号を指示するスイッチデー
タ信号ＳＧ４をラッチさせてセレクタ回路１９に出力さ
せるようになっている。従って、ＣＰＵ２３からのスイ
ッチデータ信号ＳＧ４はラッチ回路がリセットされるか
又は別のアナログ信号を指示するものに書換えられない
限り、同一のアナログ信号を指示する信号となる。

【００２７】次に、このように構成されたアナログ入力
制御回路におけるデータ取り込みについて説明すると、
セレクタ回路１９のスイッチ制御信号ＳＧ５、即ち、Ｃ
ＰＵ２３から出力されたスイッチデータ信号ＳＧ４又は
カウンタ１８によるスイッチデータ信号ＳＧ３に基づい
てデコーダ回路２０によりアナログスイッチＳＷ１〜Ｓ
Ｗｎのうちいずれか１つのみが閉成されてそのアナログ
スイッチに対応するアナログ信号がＡ／Ｄ変換器１１に
出力される。この際、ＣＰＵ２３からスイッチデータ信
号ＳＧ４が出力されていると、そのスイッチデータ信号
ＳＧ４に対応するアナログスイッチが閉成されてそのス
イッチに対応するアナログ信号がＡ／Ｄ変換器１１に出
力される。

【００２８】そして、Ａ／Ｄ変換器１１にてそのアナロ
グ信号がデジタル信号ＤＳＧ１に変換され、このデジタ
ル信号ＤＳＧ１はデジタル信号メモリ２４の１つの記憶
領域２４ａに保持される。このとき、このデジタル信号
ＤＳＧ１に対応する属性データＳＧ５が上記記憶領域２
４ａに対応するスイッチデータメモリ２５の１つの記憶
領域２５ａに保持される。

【００２９】以下、前記と同様にして新たなスイッチ制
御信号ＳＧ５がデコーダ回路２０に入力される毎に、ア
ナログスイッチＳＷ１〜ＳＷｎのうちいずれか１つのみ
が閉成されてそのアナログスイッチに対応するアナログ
信号がＡ／Ｄ変換器１１にてデジタル信号ＤＳＧ１に変
換され、各デジタル信号ＤＳＧ１がデジタル信号メモリ
２４の別の記憶領域２４ａに順次保持されるとともに、
その各デジタル信号ＤＳＧ１に対応する各属性データＳ
Ｇ５が上記各記憶領域２４ａに対応する別の記憶領域２
５ａに順次保持される。

【００３０】従って、ＣＰＵ２３のラッチ回路から同一
のアナログスイッチを指示するスイッチデータ信号ＳＧ
４が出力され続けると、デジタル信号メモリ２４の連続
した複数の記憶領域２４ａに時間経過に合わせて同一ア
ナログ信号を変換した複数のデジタル信号ＤＳＧ１が保
持されることとなる。

【００３１】そして、デジタル信号メモリ２４及びスイ
ッチデータメモリ２５の全ての記憶領域２４ａ，２５ａ
にデータが保持されると、オーバーフローレジスタ２６
からＣＰＵ２３に割り込み信号ＳＧ６が出力される。Ｃ
ＰＵ２３はこの割り込み信号ＳＧ６に基づいて割り込み
処理モードに入り、ＣＰＵ２３からコントロールバス１
５を介してリードライトレジスタ２７にデータ送信要求
信号ＳＧ７が出力されるとともに、データバス１４を介
してデジタル信号メモリ２４及びスイッチデータメモリ
２５にデータ選定信号ＳＧ８が出力される。

【００３２】このデータ送信要求信号ＳＧ７に基づいて
リードライトレジスタ２７によりデジタル信号メモリ２
４及びスイッチデータメモリ２５は読み出しモードにな
り、両メモリ２４，２５はデータ選定信号ＳＧ８によっ
て所定の記憶領域２４ａ，２５ａがアクセスされる。そ
して、その記憶領域２４ａから読み出されたデジタル信
号ＤＳＧ１は記憶領域２５ａから読み出されたそのデジ
タル信号ＤＳＧ１の属性データＳＧ５と共にデータ読み
出しバス２８及びデータバス１４を介してＣＰＵ２３に
転送される。

【００３３】このように、本実施例ではデータ管理回路
２２にデジタル信号メモリ２４とスイッチデータメモリ
２５とを設け、Ａ／Ｄ変換器１１により変換されたデジ
タル信号ＤＳＧ１をデジタル信号メモリ２４に保持させ
るとともに、このデジタル信号ＤＳＧ１に対応する属性
データＳＧ５をスイッチデータメモリ２５に保持させ、
ＣＰＵ２３からのデータ送信要求信号ＳＧ７に対してデ
ジタル信号と共にそのデジタル信号に対応する属性デー
タを出力させるようにしたので、ＣＰＵ２３にて属性デ
ータを管理しなくてよくなり、その分だけＣＰＵ２３の
負荷を軽減でき、ＣＰＵ２３の処理効率を向上すること
ができる。

【００３４】又、本実施例ではデジタル信号メモリ２４
及びスイッチデータメモリ２５を複数の記憶領域２４
ａ，２５ａを備えたものとし、デジタル信号メモリ２４
及びスイッチデータメモリ２５の全ての記憶領域２４
ａ，２５ａにデータが保持されると、オーバーフローレ
ジスタ２６から割り込み信号ＳＧ６を出力するようにし
たので、ＣＰＵ２３による割り込み処理回数を低減で
き、ＣＰＵ２３の処理効率を向上することができる。

【００３５】又、本実施例ではデジタル信号メモリ２４
及びスイッチデータメモリ２５を複数の記憶領域２４
ａ，２５ａを備えたものとしているので、ＣＰＵ２３の
ラッチ回路から同一のアナログスイッチを指示するスイ
ッチデータ信号ＳＧ４を出力し続けておけば、連続した
複数の記憶領域２４ａに時間経過に合わせて同一アナロ
グ信号を変換した複数のデジタル信号ＤＳＧ１を保持で
き、割り込み信号ＳＧ６に基づくＣＰＵ２３による割り
込み処理において同一の属性データを持つデジタル信号
ＤＳＧ１を記憶した記憶領域の全てをアドレス順に連続
してアクセスでき、特に時間経過に対するデータの変化
量の測定に非常に適しており、システムの効率化を図る
ことができる。

【００３６】尚、本実施例では機械振動をアナログ信号
ＡＩ１〜ＡＩｎとして出力するノックセンサＳ１〜Ｓｎ
を用いたノック検出装置に実施したが、これに限定され
るものではなく、例えば温度を検出してアナログ信号を
出力する複数の温度センサを用いた温度制御装置に実施
してもよい。

【００３７】

【発明の効果】以上詳述したように、第１発明によれ
ば、アナログ信号の取り込みにおいて、デジタル信号処
理装置における属性データの管理をなくすことにより負
荷を軽減でき、よってデジタル信号処理装置の処理効率
を向上することができる。

【００３８】又、第２発明によれば、デジタル信号処理
装置による割り込み処理回数を低減してデジタル信号処
理装置の処理効率を向上することができる。更に、第３
発明によれば、時間経過に対するデータの変化量の測定
に非常に適しており、システムの効率化を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例を示すブロック図である。

【図３】データ管理回路を示すブロック図である。

【図４】従来例を示すブロック図である。

【符号の説明】 １ アナログ−デジタル変換器 ２ スイッチ制御回路 ３ データ管理回路 ＡＩ１〜ＡＩｎ アナログ信号 ＳＷ１〜ＳＷｎ アナログスイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多チャンネルのアナログ信号（ＡＩ１〜
   ＡＩｎ）にそれぞれ対応して設けられた複数のアナログ
   スイッチ（ＳＷ１〜ＳＷｎ）と、 各アナログスイッチ（ＳＷ１〜ＳＷｎ）に共通に接続さ
   れ、入力されるアナログ信号をデジタル信号に変換する
   アナログ−デジタル変換器（１）と、 変換すべきアナログ信号を指示する属性データに基づい
   て複数のアナログスイッチ（ＳＷ１〜ＳＷｎ）のうち、
   いずれか１つのアナログスイッチのみを閉成させて当該
   アナログ信号をアナログ−デジタル変換器（１）に入力
   させるスイッチ制御回路（２）と、 アナログ−デジタル変換器（１）により変換された少な
   くとも１つのデジタル信号をそのデジタル信号に対応す
   る属性データと共に記憶し、記憶されたデータ量が予め
   定められた設定データ量に達したときデジタル信号処理
   装置に対してデータ転送のための割り込み信号を出力
   し、デジタル信号処理装置からのデータ送信要求に対し
   てデジタル信号と共にそのデジタル信号に対応する属性
   データを出力するデータ管理回路（３）とを備えること
   を特徴とするアナログ入力制御装置。
2. 【請求項２】 データ管理回路（３）はアナログ−デジ
   タル変換器（１）により変換された２以上のデジタル信
   号をそのデジタル信号に対応する属性データと共に記憶
   し、記憶されたデータが飽和量に達したときデジタル信
   号処理装置に対してデータ転送のための割り込み信号を
   出力するものであることを特徴とする請求項１に記載の
   アナログ入力制御装置。
3. 【請求項３】 データ管理回路（３）はデジタル信号処
   理装置から所定期間出力され続ける同一の属性データに
   基づいて閉成される１つのアナログスイッチからのアナ
   ログ信号をデジタル変換した２以上のデジタル信号を時
   間経過に合わせて連続して記憶し、デジタル信号処理装
   置からの同一の属性データを指示するデータ送信要求に
   対して２以上のデジタル信号を時間経過に合わせて連続
   して出力するものであることを特徴とする請求項２に記
   載のアナログ入力制御装置。