JPH058987B2

JPH058987B2 -

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Publication number: JPH058987B2
Application number: JP13556786A
Authority: JP
Inventors: Tetsuo Iwasa
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Corp
Priority date: 1986-06-11
Filing date: 1986-06-11
Publication date: 1993-02-03
Also published as: JPS62291572A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、デジタル・オシロスコープ、波形記
憶装置（波形デジタイザ）、ロジツク・アナライ
ザの如く入力信号に応じたデジタル信号を記憶回
路に記憶する信号記憶測定装置に関する。

［従来の技術］デジタル・オシロスコープエ及び波形記憶装置
は、アナログ入力信号をデジタル信号に変換した
後、このデジタル信号をランダム・アクセス・メ
モリ（RAM）の如き記憶素子から成る記憶回路
に記憶している。また、ロジツク・アナライザで
は、入力デジタル信号を記憶回路に記憶してい
る。信号記憶測定装置は、このように記憶回路を
利用することによりトリガ点以前の入力信号を測
定できるし、記憶回路に記憶されたデジタル信号
をコンピユータで処理して種々の測定もできる。

ところで、被測定（アナログ又はデジタル）入
力信号の周波数が高くなると、記憶回路も高速で
（変換された又は入力）デジタル信号を記憶しな
ければならない。しかし、記憶回路を構成する記
憶素子の最高書込み速度には限度があり、高速デ
ジタル信号を記憶できない。そこで従来は、特公
昭56−43543号公報に開示される如く、１つのデ
ジタル信号に対して複数の記憶素子を利用して等
価的に最高書込み速度を早くしていた。すなわ
ち、シフト・レジストの如き直並列変換回路を用
いて直列入力デジタル信号をＮビツト（Ｎは２以
上の整数）の並列デジタル信号に変換し、直列入
力デジタル信号のＮビツト（クロツク）毎に直並
列変換回路の並列デジタル信号をラツチ回路によ
りラツチし、ラツチされたＮビツトの並列信号の
各ビツトをＮ個の記憶素子の各々に記憶してい
た。よつて、直列入力デジタル信号の各ビツト
（各クロツクに対応）の期間がＮ倍に伸びるので、
記憶回路全体の最高書込み速度は、各記憶素子の
最高書込み速度のＮ倍に早くすることができた。
この技術を利用することにより、信号記憶測定装
置は、非常に高い周波数の被測定信号を測定でき
た。

［発明が解決しようとする問題点］上述の記憶回路においてＮが例えば４の場合、
直列入力デジタル信号の第１、第２、第３及び第
４ビツト（クロツク）は夫々第１、第２、第３及
び第４記憶素子の同一アドレスに同時に記憶さ
れ、直列入力デジタル信号の第５、第６、第７及
び第８ビツト（クロツク）は夫々第１、第２、第
３及び第４記憶素子の次のアドレスに同時に記憶
される。以下、この動作を繰り返す。ところで、
信号記憶測定装置では、トリガ点に応じて記憶回
路の取り込み（書込み）動作を制御している。よ
つて、トリガ点に対応する直列入力デジタル信号
が記憶されている記憶回路の記憶位置を知る事
は、測定上極めて重要である。しかし、従来の信
号記憶測定装置では、同時に４クロツク分である
４ビツト（Ｎ＝４）のデジタル信号が４個の記憶
素子の同一アドレスに記憶されるので、どの記憶
位置がトリガ発生時点に対応するかを判別するの
が困難であつた。

［問題点を解決するための手段］本発明の信号記憶測定装置は、直列デジタル信
号をＮビツト（Ｎは２以上の整数）の並列デジタ
ル信号に変換する第１直並列変換回路と、この第
１直並列変換回路からの並列デジタル信号をラツ
チするラツチ回路と、このラツチ回路からの並列
デジタル信号を記憶する記憶回路と、この記憶回
路用のアドレス信号を発生するアドレス発生器
と、トリガ点を検出するトリガ回路と、このトリ
ガ回路の出力信号に応じて記憶回路の記憶動作を
制御する記憶制御回路と、トリガ回路の出力信号
を受けＮビツトの並列デジタル信号に変換する第
２直並列変換回路と、トリガ回路がトリガ点を検
出したかを直列デジタル信号のＮビツト（クロツ
ク）毎に判断してトリガ点が検出された時出力信
号を発生する判断回路と、この判断回路が出力信
号を発生した時の第２直並列変換回路からの並列
デジタル信号及びアドレス発生器からのアドレス
信号に応じてトリガ点に対応する記憶回路の記憶
位置を求める処理手段とを具えいる。

［作用］本発明の信号記憶測定装置によれば、入力信号
に応じたデジタル信号、即ち、デジタル・オシロ
スコープ及び波形記憶装置においてはアナログ入
力信号を変換したデジタル信号、ロジツク・アナ
ライザにおいてはデジタル入力信号と共に、トリ
ガ回路の出力信号も直並列変換している。よつ
て、第１及び第２直並列変換回路の夫々の並列出
力信号の各ビツトは、タイミング的に対応してい
る。また、入力信号に応じたデジタル信号のＮビ
ツト（クロツク）毎に、このデジタル信号のＮク
ロツク分を同時に記憶回路に記憶させているの
で、Ｎビツト（クロツク）期間毎にトリガ点を検
出したかを判断している。よつて、トリガ点を検
出した時の第２直並列変換回路の出力状態から、
トリガ点のビツトが第１直並列変換回路の並列デ
ジタル出力信号のどのビツト（即ち、記憶回路の
どの記憶素子）に対応するかが判る。したがつ
て、このトリガ点を検出した時の第２直並列変換
回路の出力状態と、トリガ発生時のアドレス発生
器のアドレス信号とから、トリガ点に対応する記
憶回路の記憶位置（即ち、どの記憶素子のどのア
ドレスか）が判る。

［実施例］以下、添付図を参照して本発明の好適な実施例
を説明する。第１図は、本発明をデジタル・オシ
ロスコープ又は波形記憶装置に適応した場合の好
適な第１実施例のブロツク図である。この信号記
憶測定装置全体の動作を制御すると共に種々の処
理を行う制御／処理手段を、バス（制御線、デー
タ線及びアドレス線から成る）１０に接続された
中央処理装置（CPU）１２、このCPU用のプロ
グラムを記憶するリード・オンリ・メモリ
（ROM）１４、一時記憶装置として働くランダ
ム・アクセス・メモリ（RAM）１６、入力装置
としてのキーボード１８、測定結果を表示する表
示器２０から構成する。この制御／処理手段は、
入力信号を取り込む際のクロツク周波数を制御す
る信号TB、取り込みを開始する際の制御信号
ACQ及びＲなども発生する。

一方、入力端子２２の被測定アナログ入力信号
をアナログ・デジタル（Ａ／Ｄ）変換器２４及び
比較器２６に供給する。Ａ／Ｄ変換器２４は、タ
イム・ベース回路２８からのクロツク信号が発生
する度に、アナログ入力信号を10ビツトのデジタ
ル信号に変換する。このタイム・ベース回路２８
のクロツク信号周波数は、制御信号TBにより決
まる。比較器２６は、トリガ・レベルを決定する
ポテンシヨメータ３０からの可変直流電圧とアナ
ログ入力信号とを比較し、アナログ入力信号が可
変直流電圧を越すと、即ちトリガ点を検出する
と、その出力レベルが「低」レベルから「高」レ
ベルに変化する。フリツプ・フロツプ３２は、入
力信号の取り込みが開始する際、制御信号Ｒによ
りリセツトされ、比較器２６の出力信号の立ち上
がり縁によつてセツトされる。よつて、フリツ
プ・フロツプ３２のＱ出力信号は、トリガ点以前
は「低」レベルであり、トリガ点以後「高」レベ
ルになる。これら比較器２６及びフリツプ・フロ
ツプ３２がトリガ回路を構成する。

ラツチ回路３４は、遅延素子３６を介してタイ
ム・ベース回路２８からのクロツク信号を受ける
度に、Ａ／Ｄ変換器２４からの10ビツトのデジタ
ル信号及びフリツプ・フロツプ３２からの１ビツ
トのデジタル信号をラツチする。なお、遅延素子
３６は、Ａ／Ｄ変換器２４の遅延時間を補償して
いる。ラツチ回路３４にラツチされた入力信号に
対応する10ビツトのデジタル信号をシフト・レジ
スタ（Ｓ／Ｒ）３８に供給し、またトリガ回路の
出力信号である１ビツトのデジタル信号をシフ
ト・レジスタ４０に供給する。これらシフト・レ
ジスタ３８及び４０は、遅延素子３６及び４２を
介したタイム・ベース回路２８からのクロツク信
号に応じて、入力デジタル信号を順次シフトして
４ビツトの並列デジタル信号を発生する直列入力
並列出力型の直並列変換回路として働く。特にシ
フト・レジスタ３８は、10ビツトの並列デジタル
信号を受け、各ビツトに対し直並列変換を行うの
で、10個のシフト・レジスタ素子から構成されて
いる。なお、遅延素子４２は、ラツチ回路３４の
伝播遅延時間を補償する。

シフト・レジスタ３８の出力信号、即ち、10ビ
ツトの入力信号の各ビツト毎に４ビツトに並列変
換された合計40ビツトの出力信号をラツチ回路４
４に供給し、シフト・レジスタ４０の４ビツトの
出力信号をラツチ回路４６に供給する。４分の１
分周器４８は、遅延素子４２からのクロツク信号
の周波数を４分の１に分周し、ラツチ回路４４及
び４６のラツチ動作を制御する。よつて、これら
シフト・レジスタ及びラツチ回路の組合せ３８−
４４及び４０−４６により、ラツチ回路３８の出
力信号、即ち、入力信号に応じたデジタル信号及
びトリガ回路２６−３２からのデジタル信号の各
ビツト（クロツク）の期間が４倍に拡大されたこ
とになる。記憶回路（メモリ）５０は、１アドレ
スに10ビツトのワードが記憶できるメモリ素子
（RAM）４個で構成され、これらメモリ素子は
同一のアドレス信号でアドレス指定されて、ラツ
チ回路４４の出力デジタル信号（４つの10ビツ
ト・デジタル・ワード）を順次記憶する。これら
シフト・レジスタ３８、ラツチ回路４４及びメモ
リ５０の組合せは、上述の特公昭56−43543号公
報に開示された構成と同じである。

しかし、本発明では、トリガ信号の発生時点の
デジタル信号が記憶されたメモリ５０の記憶位置
を容易に判るように、以下に説明する構成を付加
している。すなわち、オア・ゲート５２は、シフ
ト・レジスタ４０の入力信号及び最も古い出力信
号（即ち、現在のトリガ出力信号及び３クロツク
前のトリガ出力信号）を受け、その出力信号をＤ
フリツプ・フロツプ５４のＤ端子に供給してい
る。このフリツプ・フロツプ５４は、そのクロツ
ク端子に４分の１分周器４８からのクロツク信号
を受ける度にオア・ゲート５２の出力信号をＱ出
力とする。よつて、オア・ゲート５２及びフリツ
プ・フロツプ５４は、トリガ回路２６−３２がト
リガ点を検出したかを、入力信号のＮクロツク、
即ちＮビツト（この実施例では４ビツト）毎に判
断して、トリガ点が検出された時に出力信号を発
生する判断回路となる。なお、トリガ回路はその
出力信号が、トリガ点で「低」レベルから「高」
レベルに変化し、トリガ点以降「高」レベルを維
持することに留意されたい。

判断手段がトリガ時点を検出すると、フリツ
プ・フロツプ５４のＱ出力信号が「高」レベルに
なり、この「高」レベルがシフト・レジスタ４０
のホールド端子Ｈに供給されて、シフト・レジス
タ４０の状態を保持する。よつて、トリガ点以
降、シフト・レジスタ４０の出力信号は変化しな
いので、ラツチ回路４６はそのラツチ状態、即
ち、トリガ点を含むシフト・レジスタ４０の出力
信号をラツチし続ける。フリツプ・フロツプ５４
は、その後も引き続きクロツクされるが、オア・
ゲート５２の出力レベルが「高」なので、フリツ
プ・フロツプ５４のＱ出力信号は「高」レベルを
維持する。

一方、フリツプ・フロツプ５６は、入力信号の
取り込み開始時に制御信号ACQによりセツトさ
れるので、そのＱ出力は「高」レベルになつてお
り、アンド・ゲート５８は４分の１分周器４８か
らのクロツク信号を通過させる。このアンド・ゲ
ート５８からのクロツク信号を、メモリ５０のラ
イト・イネーブル端子WEと、遅延カウンタ６
０、アドレス・カウンタ６２及びフリツプ・フロ
ツプ６４のクロツク端子とに供給する。よつて、
アドレス・カウンタ６２は、書込み動作が開始す
ると４分の１に分周されたクロツク信号を計数し
て、その計数出力をアドレス信号としてメモリ５
０のアドレス端子ADに供給する。ところで、メ
モリ５０の全アドレスに新たな入力信号に対応す
るデジタル信号を書き込まないうちにトリガ点を
検出して書込み動作が停止してしまうと、以前か
ら記憶されているデジタル信号と新たに記憶され
たデジタル信号がメモリ５０に混在してしまい、
新たな入力信号の測定が困難となる。そこで、こ
の実施例では、アドレス・カウンタ６２がメモリ
５０の全アドレスに新たな入力信号を書き込む
と、即ち、第１回目のオバーフロー信号を発生す
ると（アドレス・カウンタ６２は、メモリ５０の
最小アドレスから最大アドレスまで出力する）、
フリツプ・フロツプ６６がセツトされ、そのＱ出
力が「高」レベルになる。この「高」レベルによ
りフリツプ・フロツプ３２がイネーブルされて、
比較器２６の出力信号に応答できるようにしてい
る。すなわち、メモリ５０の全アドレスに入力信
号が書き込まれるまで、トリガに応答できないよ
うになつている。

遅延カウンタ６０は、フリツプ・フロツプ５４
のＱ出力が「高」レベルになると、アンド・ゲー
ト５８からのクロツク信号の計数を開始する。こ
の遅延カウンタ６０は、トリガ点以後の所望数の
クロツク信号を計数した後、メモリ５０の書込み
動作を停止させ、トリガ点以後の入力信号も測定
できるようにする機能がある。この所望数の計数
値は、制御／処理手段により予め遅延カウンタ６
０に設定される。すなわち、遅延カウンタ６０が
所望数のクロツク信号を計数し終わると、「高」
レベルをフリツプ・フロツプ６４のＤ端子に供給
する。よつて、そのＱ出力も「高」レベルとな
り、フリツプ・フロツプ５６をリセツトするの
で、アンド・ゲート５８がもはやクロツク信号を
通過させなくなり、アドレス・カウンタ６２及び
遅延カウンタ６０は計数を停止し、メモリ５０に
はライト・イネーブル信号が供給されず、書込み
動作を停止する。

一方、マルチプレクサ（MUX）６８は、遅延
カウンタ６０の出力が「低」レベルのとき「低」
レベルＬを選択し、遅延カウンタ６０の出力が
「高」レベルのときラツチ回路４６の出力信号を
選択し、選択した出力信号をメモリ５０のチツ
プ・セレクト端子CEに供給する。このマルチプ
レクサ６８の作用については詳細に後述する。こ
れら遅延カウンタ６０及びマルチプレクサ６８が
記憶制御回路となる。メモリ５０への入力信号の
取り込みが完了すると、必要に応じてメモリ５０
の記憶内容を表示器２０に表示する。なお、この
表示器２０は、デジタル信号をアナログ信号に変
換するアナログ・デジタル変換器、表示メモリ、
表示制御回路などを備えている。

以上のように構成された第１図の信号記憶測定
装置は、次のように動作する。まず操作者は、キ
ーボード１８により取り込みクロツク周波数及び
遅延クロツク数を設定すると共に、ポテンシヨメ
ータ３０によりトリガ・レベルを設定する。次に
取り込み開始指令をキーボード１８から入力する
と、制御／処理手段はフリツプ・フロツプ６４及
び６６とカウンタ６０及び６２をリセツトし、フ
リツプ・フロツプ５６をセツトする。よつて、フ
リツプ・フロツプ３２は動作禁止状態であり、フ
リツプ・フロツプ５６はリセツトされない。ま
た、制御／処理手段がACQ信号を発生して、フ
リツプ・フロツプ５６をセツトするので、アン
ド・ゲート５８は４分の１に分周されたクロツク
信号を通過させる。マルチプレクサ６８は「低」
レベルを選択しているので、メモリ５０の４個の
メモリ素子は総て動作状態にある。

上述の如く、シフト・レジスタ３８及びラツチ
回路４４により各ビツト（クロツク）の期間が４
倍に引き伸ばされたデジタル信号が、アドレス・
カウンタ６２からのアドレス信号により、メモリ
５０の各素子に記憶される。各メモリ素子の全ア
ドレスにデジタル信号が記憶されると、アドレ
ス・カウンタ６２がオバーフロー信号を発生し、
フリツプ・フロツプ６６をセツトする。よつて、
フリツプ・フロツプ３２が動作可能となる。その
後、トリガ回路２６−３２がトリガ点を検出する
と、フリツプ・フロツプ３２の出力が「高」レベ
ルに変化する。すると、ラツチ回路３４のトリガ
出力も「高」レベルに変化するので、オア・ゲー
ト５２の出力も「高」レベルになる。しかし、フ
リツプ・フロツプ５４は、分周器４８により４ク
ロツク毎にしかクロツクされないので、次の分周
器４８からの出力でクロツクされて、シフト・レ
ジスタ４０をホールド（保持）状態にする。すな
わち、4n＋１（ｎは任意の整数）クロツク目がト
リガ点の場合、シフト・レジスタ４０の保持内容
は1000（LSBが最も古いビツト）となり、4n＋２
クロツク目がトリガ点の場合、シフト・レジスタ
４０の保持内容は1100となり、4n＋３クロツク
目がトリガ点の場合、シフト・レジスタ４０の保
持内容は1110となり、4n＋４クロツク目がトリ
ガ点の場合、シフト・レジスタ４０の保持内容は
1111又は0000となる。シフト・レジスタ４０に保
持されたこのデジタル・データがラツチ回路４６
にラツチされる。なお、オア・ゲート５２のシフ
ト・レジスタ４０の出力側からの入力が「高」レ
ベルのとき、ラツチ回路３４からの入力は必ず
「高」レベルであるが、シフト・レジスタ４０の
保持内容には上述の如く0000及び1111の場合があ
るので、オア・ゲート５２が必要となる。

一方、フリツプ・フロツプ５４のＱ出力が
「高」レベルになると、遅延カウンタ６０が計数
を開始する。このカウンタ６０は、設定されたク
ロツク数を計数すると、上述のごとくアンド・ゲ
ート５８が閉じてカウンタ６０及び６２は計数を
停止する。またこの時、マルチプレクサ６８が切
り替り、ラツチ回路４６の出力信号がメモリ５０
のチツプ・セレクト端子CEに供給されるので、
書込み動作の最終アドレスにおいて、トリガ点よ
り４ｍ（ｍは４分の１に分周された遅延クロツク
数）クロツク目以後に対応するメモリ素子は書込
み動作を行わない。このことにより、４クロツク
毎のメモリへの書込みにもかかわらず、同一アド
レスのメモリ素子を選択的に書込み動作とするこ
とにより、トリガ点検出後の４ｍクロツク目に正
確に書込み動作を停止できる。

入力信号の取り込み（書込み）動作終了後、メ
モリの記憶内容を、必要に応じて表示器２０に表
示したり、CPU１２で計算したりする。また、
CPU１２は、ROM１４のプログラムに従つて次
の動作を行う。すなわち、まず、ラツチ回路４６
の記憶内容、アドレス・カウンタ６２の最終アド
レスを読み取り、アドレス・カウンタ６２の値か
ら遅延カウンタ６０の設定値を減算する。この結
果からトリガ点が存在するメモリのアドレスが判
る。また、ラツチ回路４６の内容からどのメモリ
素子がトリガ点に対応するかが判る。これ等を総
合的に判断すれば、トリガ点の入力信号を記憶し
たメモリ５０の記憶位置が求まる。

第２図は、本発明の信号記憶測定装置をロジツ
ク・アナライザに適用した場合の部分的ブロツク
図である。この実施例では、比較器１００〜１１
８は夫々入力端子８０〜９８からのデジタル信号
をポテンシヨメータからのスレシユホールド電圧
と比較し、ロジツク・レベルを確定する。ラツチ
回路１２２は、第１図のタイム・ベース回路２８
からのクロツク信号により比較器１００〜１１８
の出力信号をラツチして、サンプリング回路とし
て働く。ワード・リコグナイザ１２４は、ラツチ
回路１２２の出力信号から所望のトリガ・ワード
を検出する、即ち、トリガ点を検出するトリガ回
路である。ラツチ回路３４は、遅延素子１２６を
介してラツチ回路１２２の出力信号を受けると共
に、ワード・リコグナイザ１２４の出力信号を直
接受け、遅延素子３６を介したタイム・ベース回
路２８からのクロツク信号に応じてこれら入力信
号をラツチする。なお、遅延素子１２６は、ワー
ド・リコグナイザ１２４の伝播遅延時間を補償す
る。ラツチ回路３４の出力信号は、第１図のシフ
ト・レジスタ３８及び４０並びにオア・ゲート５
２に加わる。その他の構成及び動作は第１図の場
合と同じである。

第３図は第２図の変更例を示す。この実施例で
は、直列デジタル信号の各ビツト、即ちクロツク
を16倍に引き伸ばすと共に、所定期間毎の最大値
及び最小値も検出できるようになつている。な
お、タイム・ベース回路２８からのクロツク信号
はプシユプル増幅器１３０により180度位相の異
なる信号に変換される。単に16倍に引き伸ばす場
合は、マルチプレクサ１４０がプシユプル増幅器
１３０からのクロツク信号を選択し、ラツチ回路
１３２及び１３６のクロツク端子に供給する。一
方、マルチプレクサ１６０はプシユプル増幅器１
３０及び遅延素子１４８からのクロツク信号を選
択する。ラツチ回路１３２及び１３６はラツチ回
路３４の出力信号を交互にラツチし、ラツチ回路
１４２及び１４４が夫々ラツチ回路１３２及び１
３６の出力信号をこれらラツチ回路１３２及び１
３６の２倍の周期でラツチするので、各デジタル
信号の各ビツト（クロツク）期間が２倍に伸びた
ことになる。ラツチ回路１４２及び１４４の出力
信号は、夫々第１図の場合と同様に更に４倍に引
き伸ばされる。そのための回路構成は第１図の場
合と同様であるが、ラツチ回路１４２及び１４４
の夫々に２組のシフト・レジスタが設けられてい
る。また、ラツチ回路４４及び４６のビツト数も
８ビツトに増加している。

デジタル・オシロスコープや波形記憶装置にお
けるエンベロープ・モードは、所定期間毎に最大
値及び最小値を求めこれら値を記憶する。そのた
めこの実施例では、タイム・ベース回路２８が高
い周波数のクロツク信号をラツチ回路３４及びプ
シユプル増幅器１３０に供給し、低い周波数のク
ロツク信号を遅延素子１５０を介してマルチプレ
クサ１６０に供給する。マルチプレクサ１６０は
遅延素子１５０を接続し、マルチプレクサ１４０
はデジタル比較器１３４及び１３８の出力信号を
夫々ラツチ回路１３２及び１３６に供給する。デ
ジタル比較器１３４は、ラツチ回路１３２の出力
信号よりもラツチ回路３４の出力信号が大きい場
合に出力信号を発生し、ラツチ回路３４からの大
きい方のデジタル信号を新たにラツチ回路１３２
にラツチさせる。同様に、デジタル比較器１３８
は、ラツチ回路１３６の出力信号よりもラツチ回
路３４の出力信号が小さい場合に出力信号を発生
し、ラツチ回路３４からの小さい方のデジタル信
号を新たにラツチ回路１３６にラツチさせる。こ
れらラツチ回路１３２及び１３６にラツチされた
デジタル信号は、低い周波数のクロツク信号が発
生する度にラツチ１４２及び１４４にラツチされ
る。よつて、低い周波数の方のクロツク信号の各
周期毎の最大値及び最小値を検出できる。ラツチ
回路１４２及び１４４の出力信号は、第１図の場
合と同様に夫々４倍に引き伸ばされて、メモリ５
０に記憶される。

上述は本発明の好適な実施例についてのみ説明
したが、本発明の要旨を逸脱することなく種々の
変更が可能である。例えば、トリガ回路は入力信
号でなく外部トリガ信号からトリガ点を検出して
もよい。また、本発明をロジツク・アナライザに
適用した場合、トリガ回路はシーケンシヤル・ト
リガ機能を備えてもよい。更に、記憶回路は、記
憶素子のデータ幅に応じて適当に構成できる。

［発明の効果］上述の如く本発明によれば、直並列変換回路及
びラツチ回路を用いて入力デジタル信号のビツト
（クロツク）期間を引き伸ばして、複数の記憶位
置に同時に記憶しても、トリガ点を検出したとき
の信号が記憶されている記憶位置を簡単に知る事
ができる。

【図面の簡単な説明】

第１図は本発明の好適な第１実施例のブロツク
図、第２図は本発明の好適な第２実施例の部分的
なブロツク図、第３図は本発明の好適な第３実施
例の部分的なブロツク図である。図において、１２〜１６は処理手段、２６−３
２及び１２４はトリガ回路、３８は第１直並列変
換回路、４０は第２直並列変換回路、４４はラツ
チ回路、５０は記憶回路、６２はアドレス発生
器、５２−５４は判断回路、６０−６８は記憶制
御回路である。

Claims

【特許請求の範囲】

１直列デジタル信号をＮビツト（Ｎは２以上の
整数）の並列デジタル信号に変換する第１直並列
変換回路と、該第１直並列変換回路からの並列デ
ジタル信号をラツチするラツチ回路と、該ラツチ
回路からの並列デジタル信号を記憶する記憶回路
と、該記憶回路用のアドレス信号を発生するアド
レス発生器と、トリガ点を検出するトリガ回路
と、該トリガ回路の出力信号に応じて上記記憶回
路の記憶動作を制御する記憶制御回路と、上記ト
リガ回路の出力信号を受けＮビツトの並列デジタ
ル信号に変換する第２直並列変換回路と、上記ト
リガ回路が上記トリガ点を検出したかを上記直列
デジタル信号のＮビツト毎に判断して上記トリガ
点が検出された時出力信号を発生する判断回路
と、該判断回路が出力信号を発生した時の上記第
２直並列変換回路からの並列デジタル信号及び上
記アドレス発生器からのアドレス信号に応じて上
記トリガ点に対応する上記記憶回路の記憶位置を
求める処理手段とを具えたことを特徴とする信号
記憶測定装置。