JPH052030A - デイジタルストレ−ジオシロスコ−プ - Google Patents

Abstract

(57)【要約】 【目的】 単発現象を２つのサンプリングレートでアナ
ログ・ディジタル変換して２つのメモリに夫々書き込
み、２つのメモリの波形データに基づいて複数種類の波
形表示を行う。 【構成】 第１及び第２のＡＤＣ（アナログ・ディジタ
ル変換器）４、５を周波数の異なる第１及び第２のクロ
ック信号で駆動する。第１及び第２のＡＤＣ４、５に接
続された第１及び第２のメモリ装置６、７も周波数の異
なる第１及び第２のクロック信号でアドレス制御する。
第１及び第２のメモリ装置６、７は共通のトリガ時点か
ら所定数のデータを書き込んだ時に書き込みを停止す
る。第１及び第２のメモリ装置６、７は所定数のデータ
の書き込みを決定するための第１及び第２の制御カウン
タを有する。第１及び第２の制御カウンタはトリガ時点
から第１及び第２のクロック信号を計数し、計数値が所
定数に達した時にデータの書き込み停止を制御する。第
１及び第２のクロック信号は基準クロック信号発生器１
５の出力に基づいて形成されているので、互いに同期し
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、波形データ記憶機能を
有するディジタルストレージオシロスコープに関するも
のである。

【０００２】

【従来の技術】被観測アナログ信号をディジタル信号に
変換するアナログ・ディジタル変換器（以下、ＡＤＣと
言う）と、メモリとを含むディジタルストレージオシロ
スコープは、単発現象の波形データをメモリに格納し、
メモリから波形データを読み出して表示装置に再生表示
することができる。

【０００３】

【発明が解決しようとする課題】ところで、単発現象を
正確に観測するためには、サンプリング周期を短くする
ことが必要になる。短いサンプリング周期（高いサンプ
リングレート）でトリガ時点の前後の所定期間の波形デ
ータをメモリに格納するためには、大容量のメモリが必
要になる。さらに、従来のアナログ・オシロスコ−プの
ように波形拡大（高サンプリングレ−トでサンプリング
する）を用いれば部分的に波形を正確に観測できるが、
これは繰り返し信号にのみ有効で単発現象では原理的に
不可能であった。この種の問題を解決するために、第１
のＡＤＣと第１のメモリから成る第１のサンプリングレ
ートの回路と、第２のＡＤＣと第２のメモリから成る第
２のサンプリングレートの回路とを設け、低速な第１の
サンプリングレートの回路で長い期間の波形データを蓄
積し、高速な第２のサンプリングレートの回路でトリガ
時点近傍の短い期間の波形データを蓄積し、トリガ時点
近傍のみを拡大表示することが考えられる。しかし、第
１及び第２のサンプリングレートの回路を比較的簡単な
回路構成で正確に同期をとって制御する方式はまだ提案
されていない。

【０００４】そこで、本発明の目的は、単発現象におい
てメモリの容量の大幅な増大及び回路構成の複雑化を伴
なわないで波形観測を正確に行うことができるディジタ
ルストレージオシロスコープを提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
の本発明は、アナログ信号の入力端子と、前記入力端子
に夫々接続された第１及び第２のアナログ・ディジタル
変換器と、前記第１及び第２のアナログ・ディジタル変
換器から得られる第１及び第２のデータを格納するため
に前記第１及び第２のアナログ・ディジタル変換器に夫
々接続された第１及び第２のメモリと、前記第１及び第
２のメモリから読み出された第１及び第２のデータに対
応する波形を択一的に又は同時に表示する表示装置と、
基準クロック信号を発生するクロック信号発生器と前記
基準クロック信号を分周する少なくとも１つの分周器を
含んで互いに周期の異なる第１及び第２のクロック信号
を第１及び第２のクロック出力端子に発生し、前記第１
のクロック出力端子の前記第１のクロック信号を前記第
１のアナログ・ディジタル変換器に与え、前記第２のク
ロック出力端子の前記第２のクロック信号を前記第２の
アナログ・ディジタル変換器に与えるクロック信号発生
回路と、トリガ信号を発生するトリガ回路と、前記第１
及び第２のメモリのアドレス指定を行うための第１及び
第２のアドレスカウンタと、前記第１のクロック出力端
子と前記トリガ回路とに接続されており、前記トリガ信
号に応答して前記第１のクロック信号の供給を開始する
第１のクロック信号供給開始制御回路と、前記第１のク
ロック信号供給開始制御回路を介して供給される前記第
１のクロック信号を計数し、前記第１のメモリの所定量
のアドレスに対応した所定計数値に達した時にこれを示
す出力を発生する第１の書き込み制御用カウンタと、前
記第１のクロック出力端子と前記第１のアドレスカウン
タとの間に接続されており、前記第１の書き込み制御用
カウンタの前記所定計数値を示す出力に応答して前記第
１のクロック信号の前記第１のアドレスカウンタへの供
給を停止する第１の書き込み停止制御回路と、前記第２
のクロック出力端子と前記トリガ回路とに接続されてお
りり、前記トリガ信号に応答して前記第２のクロック信
号の供給を開始する第２のクロック信号供給開始制御回
路と、前記第２のクロック信号供給開始制御回路を介し
て供給される前記第２のクロック信号を計数し、前記第
２のメモリの所定量のアドレスに対応した所定計数値に
達した時にこれを示す出力を発生する第２の書き込み制
御用カウンタと、前記第２のクロック出力端子と前記第
２のアドレスカウンタとの間に接続されており、前記第
２の書き込み制御用カウンタの前記所定計数値を示す出
力に応答して前記第２のクロック信号の前記第２のアド
レスカウンタへの供給を停止する第２の書き込み停止制
御回路とを備えていることを特徴とするディジタルスト
レージオシロスコープに係わるものである。

【０００６】なお、請求項２に示すように、アナログ・
ディジタル変換器を１個とし、これをサンプリングレー
トの高い第２のクロック信号で制御し、第１のメモリに
対してはアナログ・ディジタル変換器の出力を間欠的に
書き込むようにすることができる。

【０００７】

【作用】上記発明においてクロック発生回路は、共通の
基準クロック信号に基づいて第１及び第２のクロック信
号を発生するので、第１及び第２のクロック信号は相互
に正確な時間関係を有する。第１及び第２の書き込み制
御用カウンタは共通のトリガ信号に応答して計数を開始
するので、トリガ時点を基準にして所定計数値を正確に
決定することができる。第１及び第２のメモリのアドレ
ス指定は第１及び第２の書き込み制御用カウンタが所定
値に達した時に終了するので、トリガ点の前後の波形デ
ータの蓄積が可能になる。

【０００８】

【実施例】次に、図１〜図８を参照して本発明の実施例
に係わるディジタルストレージオシロスコープを説明す
る。ディジタルストレージオシロスコープを原理的に示
す図１において、アナログの被観測波形信号が入力する
入力端子１にはアッテネータ２とプリアンプ３とを介し
て第１及び第２のＡＤＣ４、５が接続されている。な
お、ＡＤＣ４、５はサンプルホールド回路を内蔵するも
のとして示されている。ＡＤＣ４、５に接続された第１
及び第２のメモリ装置６、７はメモリ本体の他にアドレ
スカウンタや制御回路を含むものとして示されている。
第１及び第２のメモリ装置６、７の出力端子はＣＰＵバ
ス８を介して表示装置９に接続されている。表示装置９
は、波形データをＸ、Ｙ、Ｚ軸信号に変換する表示部を
含んで例えばＣＲＴ上に波形を表示するように構成され
ている。ＣＰＵバス８には、ＣＰＵ１０、ＲＯＭ１１、
ＲＡＭ１２から成るマイクロコンピュータ構成のプロセ
ッサ部１３が接続されている。プロセッサ部１３はメモ
リ装置６、７に格納された波形データを表示装置９に表
示するための種々の制御を司る。クロック信号発生回路
１４は、基準クロック信号発生器１５とここに接続され
た分周分配回路１６とから成り、第１のクロック出力端
子１７と第２のクロック出力端子１８とを有する。第１
のクロック出力端子１７は第１のＡＤＣ４と第１のメモ
リ装置６に接続されている。第２のクロック出力端子１
８は第２のＡＤＣ５と第２のメモリ装置７に接続されて
いる。なお、クロックの切換制御を可能にするために分
周分配回路１６にはＣＰＵバス８が接続されている。プ
リアンプ３の出力ラインに接続されたトリガ回路は、被
観測アナログ信号に基づいてトリガ点を検出し、トリガ
信号を第１及び第２のメモリ装置６、７に供給する。

【０００９】クロック信号発生回路１４の分周及び分配
回路１６は図２に示すように、第１及び第２の分周カウ
ンタ２０、２１と、分配用スイッチ２２、２３、２４、
２５と、２つの同期化用Ｄフリップフロップ２６、２７
とから成る。第１及び第２の分周カウンタ２０、２１は
基準クロック信号発生器１５に接続され、例えば１／２
０、１／２の分周出力を発生する。第１のフリップフロ
ップ２６のＤ入力端子はスイッチ２２を介して第１の分
周カウンタ２０に接続されるか又はスイッチ２４を介し
て第２の分周カウンタ２１に接続される。第２のＤフリ
ップフロップ２７のＤ入力端子はスイッチ２３を介して
第２の分周カウンタ２１に接続されるか、又はスイッチ
２５を介して第１の分周カウンタ２０に接続される。２
つのフリップフロップ２６、２７のクロック入力端子Ｃ
Ｋは基準クロック信号発生器１５に接続されている。な
お、通常の書き込みモード時にはスイッチ２２、２３が
オン、スイッチ２４、２５がオフである。基準クロック
信号発生器１５からは図４の（Ａ）に示す基準クロック
信号が発生し、第１のクロック出力端子１７からは図４
の（Ｂ）に示す１／２０分周された長い周期（低周波
数）の第１のクロック信号（クロックパルス）が発生
し、第２のクロック出力端子１８からは図４の（Ｃ）に
示す１／２分周された短い周期（高周波数）の第２のク
ロック信号（クロックパルス）が発生する。スキューを
低減させるために第１及び第２の分周カウンタ２０、２
１の出力はＤフリップフロップ２６、２７で基準クロッ
ク信号に夫々同期化される。

【００１０】第１及び第２のメモリ装置６、７は、図３
に示すように、半導体メモリから成る第１及び第２のメ
モリ２７、４０と、第１及び第２のアドレスカウンタ２
９、３０と、第１及び第２のクロック信号供給開始制御
回路３１、３２と、第１及び第２の書き込み制御用カウ
ンタ３３、３４と、第１及び第２の書き込み停止制御回
路としてのＡＮＤゲート３５、３６とから成る。

【００１１】第１及び第２のメモリ２８、４０は所定の
アドレス（例えば１０００）を有して第１及び第２のＡ
ＤＣ４、５とＣＰＵバス８との間に接続されている。な
お、メモリ２８、４０の読み出しを行う場合には、プロ
セッサ部１３よりアドレスカウンタ２９、３０を用いて
ＲＡＭ１２や表示装置９にデ−タを転送することができ
る（この場合のアドレスカウンタ２９、３０のクロック
はプロセッサ部１３より供給する）。または、図示され
ていない読み出し制御回路を用いて、同様のデ−タ転送
を行うこともできる。

【００１２】第１及び第２のアドレスカウンタ２９、３
０は第１及び第２のクロック信号に応答して第１及び第
２のメモリ２８、２９のアドレスを順次にインクリメン
ト（又はデクリメント）する。

【００１３】第１及び第２のクロック信号供給開始制御
回路３１、３２は、ＡＮＤゲ−ト３６、３７とフリップ
フロップ３８、３９とから成る。ＡＮＤゲ−ト３６、３
７の一方の入力端子は第１及び第２のクロック出力端子
１７、１８に接続され、他方の入力端子はフリップフロ
ップ３８、３９の出力端子に接続されている。第１及び
第２のフリップフロップ３８、３９のセット端子Ｓはト
リガ回路１９に接続され、トリガ信号に応答して、ＡＮ
Ｄゲ−ト３６、３７に高いレベル信号を供給する。第１
及び第２のフリップフロップ３８、３９は、トリガ回路
１９から与えられるトリガ信号に応答してセット状態と
なり、ＡＮＤゲ−ト３６、３７に高レベル出力を与え
る。従って、フリップフロップ３８、３９がセットされ
ている期間はＡＮＤゲ−ト３６、３７を第１及び第２の
クロック信号が通過し、第１及び第２の書き込み制御用
カウンタ３３、３４の入力となる。第１及び第２の書き
込みの制御用カウンタ３３、３４はフリップフロップ３
８、３９のセット状態に応答して高レベル出力を発生
し、しかる後、第１及び第２の書き込み制御用カウンタ
３３、３４が所定計数値に達した時に低レベル出力を発
生し、これが第１及び第２のフリップフロップ３８、３
９のリセット端子Ｒにリセット信号として加えられる。
この結果、第１及び第２のフリップフロップ３８、３９
はリセット状態となり、ＡＮＤゲ−ト３６、３７は第１
及び第２の書き込み制御用カウンタ３３、３４への第１
及び第２のクロック信号の供給を阻止する。

【００１４】第１及び第２の書き込み制御用カウンタ３
３、３４は、図６の期間Ｔa2、Ｔb2に発生する第１及び
第２のクロック信号のパルス数に対応する計数をした後
に低レベル出力を発生する。この実施例では期間Ｔa2、
Ｔb2は夫々５００個のアドレスに対応している。第１の
クロック信号の周期は第２のクロック信号の周期の１０
倍であるので、期間Ｔa2は期間Ｔb2の１０倍の時間長を
有する。

【００１５】停止制御用ＡＮＤゲート３５、３６の一方
の入力端子は第１及び第２のクロック出力端子１７、１
８に接続され、他方の入力端子は第１及び第２の制御カ
ウンタ３３、３４に接続されている。従って、第１及び
第２の制御カウンタ３３、３４の出力が高レベルの期間
には第１及び第２のクロック信号を第１及び第２のアド
レスカウンタ２９、３０に与え、第１及び第２の制御カ
ウンタ３３、３４の出力が低レベルの期間には第１及び
第２のクロック信号の通過を阻止する。

【００１６】図５は入力アナログ信号と第１及び第２の
ＡＤＣ４、５におけるサンプルホールド値との関係を原
理的に示す。図５の（Ａ）に示すアナログ信号が入力し
たとすれば、第１のＡＤＣ４は図４の（Ｂ）の低い周波
数の第１のクロック信号でアナログ信号をサンプリング
するので、図５の（Ｂ）に示すように（Ａ）のアナログ
信号との対応関係が悪い。一方、第２のＡＤＣ５は図４
の（Ｃ）に示す高い周波数の第２のクロック信号でアナ
ログ信号をサンプリングするので、図５の（Ｃ）に示す
ように（Ａ）のアナログ信号との対応関係が良い。即
ち、第２のＡＤＣ５は第１のＡＤＣ４の１０倍の分解能
を有してアナログ・ディジタル変換していることにな
る。第１及び第２のＡＤＣ４、５から得られた第１及び
第２の波形データは第１及び第２のメモリ２８、２９に
書き込まれる。第１及び第２のメモリ２８、２９は最初
のアドレスから最後のアドレスまでの波形データの書き
込みが終了したら再び最初のアドレスから最後のアドレ
スまで波形データを書き込むように動作する。従って、
メモリ２８、４０はこの実施例の場合１０００アドレス
を有するので、現在時点とこの前の期間との１０００個
の波形データを常に記憶している。

【００１７】図６に示すｔ3 時点でトリガ回路１９から
トリガ信号が発生すると、図３の第１及び第２のフリッ
プフロップ３８、３９がトリガされ、この出力が高レベ
ルになり、ＡＮＤゲート３６、３７を第１及び第２のク
ロック信号が通過し、第１及び第２の制御カウンタ３
３、３４が第１及び第２のクロック信号の計数を開始す
る。第１のクロック信号の周期は図４の（Ｂ）に示すよ
うに長いので、第１の制御カウンタ３３が所定計数値
（この例では５００）に達するまでに相当な時間がかか
り、図６のＴa2で示す期間の終了時点ｔ5 で所定計数値
（５００）になり、この出力が低レベルになる。この結
果、停止制御ＡＮＤゲート３５が第１のクロック信号の
通過を阻止し、第１のアドレスカウンタ２９の計数も停
止し、第１のメモリ２８に対する波形データの書き込み
が停止する。第１のメモリ２８は第１のクロック信号に
基づいて図６のＴa 期間の１０００ワードの波形データ
を格納する容量を有するので、第１のメモリ２８にはト
リガ時点ｔ3 よりも後の期間Ｔa2の５００ワードの波形
データとｔ3 より前の期間Ｔa1の５００ワードの波形デ
ータとが蓄積される。

【００１８】第２の制御カウンタ３４は図４の（Ｃ）に
示す第２のクロック信号を計数する。この第２の制御カ
ウンタ３４も第１の制御カウンタ３３と同様に５００カ
ウントした時に低レベル出力を発生するように構成され
ているが、第２のクロック信号の周波数が高いので、図
６のＴa2の１／１０期間Ｔb2で所定計数値（５００）に
達し、ｔ4 時点で出力が低レベルになる。この結果、停
止制御ＡＮＤゲート３６はｔ4 時点で第２のクロック信
号の通過を阻止し、第２のアドレスカウンタ３０の計数
も停止し、第２のメモリ４０に対する波形データの書き
込みが停止する。トリガ時点ｔ3 から後の第２のメモリ
４０に対する波形データの書き込み期間はＴb2であって
極めて短いが、第２のクロック信号の周期が短いので、
書き込まれる波形データの数は第１のメモリ２８と同様
に５００ワードである。また、トリガ時点ｔ3 よりも前
の期間Ｔb1に書き込まれた５００ワードの波形データは
第２のメモリ４０に残っている。

【００１９】第１のメモリ２８に書き込まれた期間Ｔa
の波形データを例えばプロセッサ部１３により読み出し
て表示装置９に表示させると、図７に示すような波形が
得られる。同様にプロセッサ部１３によりメモリ４０の
デ−タを読み出して表示装置９に表示させると、図８に
示すような拡大波形が得られる。これにより、トリガ時
点の近傍の正確な波形表示が可能になり、図７の波形と
図８の波形との両方によって波形解析を正確に行うこと
ができる。なお、第１及び第２のメモリ２８、４０の波
形データに対応する表示を同一の表示面に同時又は択一
的に行うことができる。

【００２０】図２の４つのスイッチ２２〜２５をプロセ
ッサ部１３からの指令に基づいて切り換えすれば、４種
類のクロックを発生させることができる。即ち、スイッ
チ２２、２３がオンの時には第１及び第２のクロック信
号が１／２０及び１／２分周出力になり、スイッチ２
２、２５がオン時には第１及び第２のクロック信号が共
に１／２０分周出力になり、スイッチ２３、２４がオン
の時には第１及び第２のクロック信号が共に１／２分周
出力になり、スイッチ２４、２５がオンの時には第１及
び第２のクロック信号が１／２、１／２０分周出力にな
る。従って、メモリ２８、４０に対する波形データの書
き込みを種々の速度で行うことが可能になる。

【００２１】第１及び第２の制御カウンタ３３、３４の
所定計数値の設定を変えることができるので、トリガ時
点ｔ3 以後にメモリ２８、４０に書き込むことができる
期間Ｔa2、Ｔb2の時間長の調整を任意に行うことができ
る。

【００２２】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図９に示すように１個のＡＤＣ５の出力を第１
及び第２のメモリ装置６、７に送るように構成し、ＡＤ
Ｃ４を周波数の高い第２のクロック信号で動作させるこ
とができる。第２のメモリ装置７とＡＤＣ５との関係は
図１と同一であるので、同様に波形データが書き込まれ
る。ところで、図９では第１のメモリ装置６は第１のク
ロック信号で駆動され、ＡＤＣ５は第１のクロック信号
で駆動されているので、ＡＤＣ５の出力のすべてを第１
のメモリ装置６に受け入れることはできない。そこで、
ＡＤＣ５の１０個の出力波形データに対して１個の割合
にサンプリングして間欠的に第１のメモリ装置６に書き
込む。なお、図９において図１と共通する部分には同一
の符号を付してその説明を省略する。 （２） 分周及び分配回路１６に更に多くの分周器を設
けて更に多くの種類のクロック信号を発生させることが
できる。 （３） 表示装置９を液晶表示装置等にすることができ
る。 （４） トリガ回路１９を外部トリガ回路とすることが
できる。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
従来不可能であった単発現象の観測を比較的簡単な回路
によって正確に行うことができる。

【図面の簡単な説明】

【図１】本発明の実施例に係わるディジタルストレージ
オシロスコープを原理的に示すブロック図である。

【図２】図１のクロック信号発生回路を詳しく示すブロ
ック図である。

【図３】図１の第１及び第２のメモリ装置を詳しく示す
ブロック図である。

【図４】図２のクロック分周及び分配回路の入出力を示
す波形図である。

【図５】図１の第１及び第２のＡＤＣの入力とサンプル
ホールド値との関係を説明的に示す波形図である。

【図６】アナログ入力信号と第１及び第２のメモリの記
憶内容との関係を示す図である。

【図７】第１のメモリの波形データに対応する表示を示
す図である。

【図８】第２のメモリの波形データに対応する拡大表示
を示す図である。

【図９】変形例のディジタルストレージオシロスコープ
を示すブロック図である。

【符号の説明】

４ ＡＤＣ ５ ＡＤＣ ６ メモリ装置 ７ メモリ装置 １４ クロック信号発生回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アナログ信号の入力端子と、前記入力端
   子に夫々接続された第１及び第２のアナログ・ディジタ
   ル変換器と、 前記第１及び第２のアナログ・ディジタ
   ル変換器から得られる第１及び第２のデータを格納する
   ために前記第１及び第２のアナログ・ディジタル変換器
   に夫々接続された第１及び第２のメモリと、前記第１及
   び第２のメモリから読み出された第１及び第２のデータ
   に対応する波形を択一的に又は同時に表示する表示装置
   と、基準クロック信号を発生するクロック信号発生器と
   前記基準クロック信号を分周する少なくとも１つの分周
   器を含んで互いに周期の異なる第１及び第２のクロック
   信号を第１及び第２のクロック出力端子に発生し、前記
   第１のクロック出力端子の前記第１のクロック信号を前
   記第１のアナログ・ディジタル変換器に与え、前記第２
   のクロック出力端子の前記第２のクロック信号を前記第
   ２のアナログ・ディジタル変換器に与えるクロック信号
   発生回路と、トリガ信号を発生するトリガ回路と、前記
   第１及び第２のメモリのアドレス指定を行うための第１
   及び第２のアドレスカウンタと、前記第１のクロック出
   力端子と前記トリガ回路とに接続されており、前記トリ
   ガ信号に応答して前記第１のクロック信号の供給を開始
   する第１のクロック信号供給開始制御回路と、前記第１
   のクロック信号供給開始制御回路を介して供給される前
   記第１のクロック信号を計数し、前記第１のメモリの所
   定量のアドレスに対応した所定計数値に達した時にこれ
   を示す出力を発生する第１の書き込み制御用カウンタ
   と、前記第１のクロック出力端子と前記第１のアドレス
   カウンタとの間に接続されており、前記第１の書き込み
   制御用カウンタの前記所定計数値を示す出力に応答して
   前記第１のクロック信号の前記第１のアドレスカウンタ
   への供給を停止する第１の書き込み停止制御回路と、前
   記第２のクロック出力端子と前記トリガ回路とに接続さ
   れておりり、前記トリガ信号に応答して前記第２のクロ
   ック信号の供給を開始する第２のクロック信号供給開始
   制御回路と、前記第２のクロック信号供給開始制御回路
   を介して供給される前記第２のクロック信号を計数し、
   前記第２のメモリの所定量のアドレスに対応した所定計
   数値に達した時にこれを示す出力を発生する第２の書き
   込み制御用カウンタと、前記第２のクロック出力端子と
   前記第２のアドレスカウンタとの間に接続されており、
   前記第２の書き込み制御用カウンタの前記所定計数値を
   示す出力に応答して前記第２のクロック信号の前記第２
   のアドレスカウンタへの供給を停止する第２の書き込み
   停止制御回路とを備えていることを特徴とするディジタ
   ルストレージオシロスコープ。
2. 【請求項２】 アナログ信号の入力端子と、前記入力端
   子に接続されたアナログ・ディジタル変換器と、前記ア
   ナログ・ディジタル変換器から得られるデータを格納す
   るために前記アナログ・ディジタル変換器に夫々接続さ
   れた第１及び第２のメモリと、第１及び第２のメモリか
   ら読み出された第１及び第２のデータに対応する波形を
   択一的に又は同時に表示する表示装置と、基準クロック
   信号を発生するクロック信号発生器と前記基準クロック
   信号を分周する少なくとも１つの分周器を含んで第１の
   クロック出力端子に第１のクロック信号を出力し、第２
   のクロック出力端子に前記第１のクロック信号よりも短
   い周期を有する第２のクロック信号を出力し、前記第２
   のクロック信号を前記アナログ・ディジタル変換器に与
   えるクロック信号発生回路と、トリガ信号を発生するト
   リガ回路と、前記第１及び第２のメモリのアドレス指定
   を行うための第１及び第２のアドレスカウンタと、前記
   第１のクロック出力端子と前記トリガ回路とに接続され
   ており、前記トリガ信号に応答して前記第１のクロック
   信号の供給を開始する第１のクロック信号供給開始制御
   回路と、前記第１のクロック信号供給開始制御回路を介
   して供給される前記第１のクロック信号を計数し、前記
   第１のメモリの所定量のアドレスに対応した所定計数値
   に達した時にこれを示す出力を発生する第１の書き込み
   制御用カウンタと、前記第１のクロック出力端子と前記
   第１のアドレスカウンタとの間に接続されており、前記
   第１の書き込み制御用カウンタの前記所定計数値を示す
   出力に応答して前記第１のクロック信号の前記第１のア
   ドレスカウンタへの供給を停止する第１の書き込み停止
   制御回路と、前記第２のクロック出力端子と前記トリガ
   回路とに接続されており、前記トリガ信号に応答して前
   記第２のクロック信号の供給を開始する第２のクロック
   信号供給開始制御回路と、前記第２のクロック信号供給
   開始制御回路を介して供給される前記第２のクロック信
   号を計数し、前記第２のメモリの所定量のアドレスに対
   応した所定計数値に達した時にこれを示す出力を発生す
   る第２の書き込み制御用カウンタと、前記第２のクロッ
   ク出力端子と前記第２のアドレスカウンタとの間に接続
   されており、前記第２の書き込み制御用カウンタの前記
   所定計数値を示す出力に応答して前記第２のクロック信
   号の前記第２のアドレスカウンタへの供給を停止する第
   ２の書き込み停止制御回路とを備えていることを特徴と
   するディジタルストレージオシロスコープ。