JPH07111442B2 - 波形記憶装置 - Google Patents
波形記憶装置Info
- Publication number
- JPH07111442B2 JPH07111442B2 JP1156799A JP15679989A JPH07111442B2 JP H07111442 B2 JPH07111442 B2 JP H07111442B2 JP 1156799 A JP1156799 A JP 1156799A JP 15679989 A JP15679989 A JP 15679989A JP H07111442 B2 JPH07111442 B2 JP H07111442B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- memories
- time
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 33
- 230000009977 dual effect Effects 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000005070 sampling Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は波形記憶装置のサンプリングの制御に関するも
のである。
のである。
サンプリング速度がメモリのアクセスタイム以上に速く
なると，並列に複数のメモリを用意し，順々に記憶させ
ていく方法が用いられている。（以下，これを多相メモ
リと呼ぶことにする。） この多相メモリを用いた場合は，記憶した波形デーダと
トリガの位置関係は，単相メモリの場合とトリガとメモ
リアドレスの関係に加えて，何相目の時にトリガがあっ
たか，という情報も必要になる。本発明は，この何相目
にトリガがあったかという情報を得る為の回路方式につ
いて記述したもので，特に高速回路を用いずにこれを実
現したものである。
なると，並列に複数のメモリを用意し，順々に記憶させ
ていく方法が用いられている。（以下，これを多相メモ
リと呼ぶことにする。） この多相メモリを用いた場合は，記憶した波形デーダと
トリガの位置関係は，単相メモリの場合とトリガとメモ
リアドレスの関係に加えて，何相目の時にトリガがあっ
たか，という情報も必要になる。本発明は，この何相目
にトリガがあったかという情報を得る為の回路方式につ
いて記述したもので，特に高速回路を用いずにこれを実
現したものである。
第３図に従来技術の１例を示すブロック図，第４図に同
じくタイムチャートを示す。１はAD変換器,2〜５はラッ
チ,6〜９はメモリ,10は４相信号発生回路,14は高速動作
するサンプル数制御用カウンタ回路,12はＤタイプフリ
ップフロップ,21はトライステートバッファ回路,20はマ
イクロプロセッサである。以下，動作を説明する。
じくタイムチャートを示す。１はAD変換器,2〜５はラッ
チ,6〜９はメモリ,10は４相信号発生回路,14は高速動作
するサンプル数制御用カウンタ回路,12はＤタイプフリ
ップフロップ,21はトライステートバッファ回路,20はマ
イクロプロセッサである。以下，動作を説明する。
クロック（以下CLK）に従いAD変換器１がAD変換を行
い，ディジタル波形データＡを出力する。４相信号発生
回路10がCLKの1/4周波数で,1CLK周期ずつ位相のずれた
信号B,C,D,Eを出力する。この信号B,C,D,Eによりディジ
タル波形データＡをラッチ２〜５が順々にラッチしてい
く。このラッチの出力は，サンプリングレートであるCL
Kの1/4周波数レートとなる。次に，メモリ６〜９に書き
込まれる。（本例では，メモリ６〜９はFIFO的なもので
あると考えて頂きたい。） この様にAD変換された波形データが順次メモリ６〜９に
記憶されていく。次にトリガ信号がTRIGから入力された
時，それ以降,CLKと同じ周波数で動作する高速のサンプ
ル数制御カウンタ14がCLKのカウントを始め，所定数カ
ウントするとカウント終了フラグＪを出力する。この信
号Ｊが次のCLKでＤタイムフリップフロップ12にラッチ
され，信号ＬがLowレベルになり４相信号発生回路10にC
LK信号が入らなくなり,B〜Ｅの４相信号が止まり，メモ
リ６〜９への書き込みが止まる。
い，ディジタル波形データＡを出力する。４相信号発生
回路10がCLKの1/4周波数で,1CLK周期ずつ位相のずれた
信号B,C,D,Eを出力する。この信号B,C,D,Eによりディジ
タル波形データＡをラッチ２〜５が順々にラッチしてい
く。このラッチの出力は，サンプリングレートであるCL
Kの1/4周波数レートとなる。次に，メモリ６〜９に書き
込まれる。（本例では，メモリ６〜９はFIFO的なもので
あると考えて頂きたい。） この様にAD変換された波形データが順次メモリ６〜９に
記憶されていく。次にトリガ信号がTRIGから入力された
時，それ以降,CLKと同じ周波数で動作する高速のサンプ
ル数制御カウンタ14がCLKのカウントを始め，所定数カ
ウントするとカウント終了フラグＪを出力する。この信
号Ｊが次のCLKでＤタイムフリップフロップ12にラッチ
され，信号ＬがLowレベルになり４相信号発生回路10にC
LK信号が入らなくなり,B〜Ｅの４相信号が止まり，メモ
リ６〜９への書き込みが止まる。
メモリの何相目にトリガがあったかは，マイクロプロセ
ッサ20がバッファ回路21を通して,4相信号Ｂ〜Ｅの状態
を読むことによって得られる。（なぜならば,TRIG信号
時から所定のCLK信号数をカウントして４相信号発生回
路10を止めたので,TRIG時と書き込みが止まった時の信
号Ｂ〜Ｅには１対１の相関関係があるからである。）以
下，マイクロプロセッサ20は，読み込んだ信号Ｂ〜Ｅの
状態に従い，メモリ６〜９の波形データを読む順番を決
め，波形データを図示していない表示回路へ転送する。
ッサ20がバッファ回路21を通して,4相信号Ｂ〜Ｅの状態
を読むことによって得られる。（なぜならば,TRIG信号
時から所定のCLK信号数をカウントして４相信号発生回
路10を止めたので,TRIG時と書き込みが止まった時の信
号Ｂ〜Ｅには１対１の相関関係があるからである。）以
下，マイクロプロセッサ20は，読み込んだ信号Ｂ〜Ｅの
状態に従い，メモリ６〜９の波形データを読む順番を決
め，波形データを図示していない表示回路へ転送する。
ここで，前述の従来技術で用いるサンプル数制御用カウ
ンタ回路14は，サンプリングレートであるCLKと同周波
数で動作しなければならないので，高速のカウンタ回路
でなければならない。又，メモリ容量分のカウント数が
必要になるので多相メモリの相数（前述例では４相にし
たが）が多くなればなるほどカウントのビット数を多く
しなければならない。高速でかつカウント数の多いカウ
ンタ回路は高価であり,CLKとの同期を常に考えた回路と
しなければならず論理が難しくなる。又，サンプルレー
トがさらに速くなると実現不可能となる限界ができてし
まう。本発明はこれらの欠点を解決することを目的とす
る。
ンタ回路14は，サンプリングレートであるCLKと同周波
数で動作しなければならないので，高速のカウンタ回路
でなければならない。又，メモリ容量分のカウント数が
必要になるので多相メモリの相数（前述例では４相にし
たが）が多くなればなるほどカウントのビット数を多く
しなければならない。高速でかつカウント数の多いカウ
ンタ回路は高価であり,CLKとの同期を常に考えた回路と
しなければならず論理が難しくなる。又，サンプルレー
トがさらに速くなると実現不可能となる限界ができてし
まう。本発明はこれらの欠点を解決することを目的とす
る。
本発明は多相メモリ方式において，上記の目的を達成す
るために，トリガ位置の検出を２つの回路に分けたもの
である。第１は全相を１まとまりに見たてて，トリガが
入力されてから全相を１ワード又は数ワードずつ記憶す
る毎にカウントするサンプル数制御回路である。第２
は，トリガからある相までの時間を測定する回路であ
る。
るために，トリガ位置の検出を２つの回路に分けたもの
である。第１は全相を１まとまりに見たてて，トリガが
入力されてから全相を１ワード又は数ワードずつ記憶す
る毎にカウントするサンプル数制御回路である。第２
は，トリガからある相までの時間を測定する回路であ
る。
この２つの回路により，サンプリングの制御およびトリ
ガ位置の検出を行う。第１の回路はサンプリングレート
に対し，メモリの相数分の１の周波数で動作できればよ
く，また相数が増えても何も変えずに対応できる。第２
は，一例として，デュアルスロープ回路とカウンタがあ
ればよいので高速のサンプル数制御用カウンタ回路が不
要となり高速部品は少なくてすむ利点がある。
ガ位置の検出を行う。第１の回路はサンプリングレート
に対し，メモリの相数分の１の周波数で動作できればよ
く，また相数が増えても何も変えずに対応できる。第２
は，一例として，デュアルスロープ回路とカウンタがあ
ればよいので高速のサンプル数制御用カウンタ回路が不
要となり高速部品は少なくてすむ利点がある。
その結果，前述第１の回路は，サンプリングレートに対
してメモリの相数分の１で動作すればよいので比較的低
速の回路を用いることができる。第２の回路は，トリガ
位置とメモリの相の相関々係が得られる。よって従来技
術に示す様な高速カウンタ回路を用いずにサンプリング
の制御及びトリガ位置の検出が得られることになる。
してメモリの相数分の１で動作すればよいので比較的低
速の回路を用いることができる。第２の回路は，トリガ
位置とメモリの相の相関々係が得られる。よって従来技
術に示す様な高速カウンタ回路を用いずにサンプリング
の制御及びトリガ位置の検出が得られることになる。
本発明の一実施例のブロック図を第１図に，タイムチャ
ートを第２図に示す。なお，両図において，第３図，第
４図と同符号は同一物を示している。また，本実施例で
は従来例と同じく４相で説明するが16相,32相等，相数
は限定されない。AD変換器１が出力した波形データＡを
ラッチ回路２〜５でラッチし，メモリ回路６〜９に記憶
するのは，前述の従来技術説明と同じである。第１の相
違点は，サンプル数制御用カウンタ回路14′は,CLKでは
なく,Dの相信号をカウントしている点である。（すなわ
ち，第３図のサンプル数制御用カウンタ14に対し，第１
図のカウンタ14′は1/4の速さで動作すれば良い。）ト
リガ信号（TRIG）以降サンプル数制御用カウンタ14′は
全相のメモリが１ワード記憶する毎にカウントをし，所
定のカウント数をカウントし，サンプル終了フラグＪを
出力する。Ｄフリップフロップ回路13,12でサンプル終
了フラグをCLKに同期させ,4相信号発生回路10を止め，
メモリの記憶動作を終了させる。ところが，本回路で
は，必ずメモリ９が書き終わった時点で記憶動作が止ま
るので，トリガがメモリの何相目にあったのかという情
報が判らない。そこで，従来と異る第２の相違点はトリ
ガからある相までの時間を計測する回路を有すること
で，パルス発生回路15デュアルスロープ発生回路16,コ
ンパレータ回路17,アンド回路18,カウンタ回路19,分周
回路22で構成されるトリガ位置の検出用回路はその一例
である。この回路の動作を説明すると，パルス発生回路
15は，トリガ信号（TRIG）から，次のＢ相信号までＧに
Highレベルが出力される。デュアルスロープ回路16は,G
のHighレベルの期間に比例して出力Ｈの波高値が高くな
る。すなわち，出力Ｈの波高値はトリガ信号からＢ相信
号までの時間に比例する,GがLowレベルになった瞬間
（すなわち,B相信号が入力した時点）から時間とともに
波高値Ｈが下がる。この時の下がり方は時間に比例す
る。コンパレータ17は，出力Ｈが上がってから下がるま
でHighレベルになり，アンド回路18は，分周回路22で分
周されたCLKを通す。その数をカウンタ回路19が計数を
行う。前述のように，デュアルスロープ回路の出力Ｈが
下かる時間は，波高値（上がっていった時間）に比例す
るので，例えば，デュアルスロープ回路16の出力が上が
る傾きと下がる傾きが1:1000の場合，出力ＧがHighの期
間を等価的に1000倍に延ばすことができる。故にカウン
タ回路19は特に高速性を要求されないですむ。
ートを第２図に示す。なお，両図において，第３図，第
４図と同符号は同一物を示している。また，本実施例で
は従来例と同じく４相で説明するが16相,32相等，相数
は限定されない。AD変換器１が出力した波形データＡを
ラッチ回路２〜５でラッチし，メモリ回路６〜９に記憶
するのは，前述の従来技術説明と同じである。第１の相
違点は，サンプル数制御用カウンタ回路14′は,CLKでは
なく,Dの相信号をカウントしている点である。（すなわ
ち，第３図のサンプル数制御用カウンタ14に対し，第１
図のカウンタ14′は1/4の速さで動作すれば良い。）ト
リガ信号（TRIG）以降サンプル数制御用カウンタ14′は
全相のメモリが１ワード記憶する毎にカウントをし，所
定のカウント数をカウントし，サンプル終了フラグＪを
出力する。Ｄフリップフロップ回路13,12でサンプル終
了フラグをCLKに同期させ,4相信号発生回路10を止め，
メモリの記憶動作を終了させる。ところが，本回路で
は，必ずメモリ９が書き終わった時点で記憶動作が止ま
るので，トリガがメモリの何相目にあったのかという情
報が判らない。そこで，従来と異る第２の相違点はトリ
ガからある相までの時間を計測する回路を有すること
で，パルス発生回路15デュアルスロープ発生回路16,コ
ンパレータ回路17,アンド回路18,カウンタ回路19,分周
回路22で構成されるトリガ位置の検出用回路はその一例
である。この回路の動作を説明すると，パルス発生回路
15は，トリガ信号（TRIG）から，次のＢ相信号までＧに
Highレベルが出力される。デュアルスロープ回路16は,G
のHighレベルの期間に比例して出力Ｈの波高値が高くな
る。すなわち，出力Ｈの波高値はトリガ信号からＢ相信
号までの時間に比例する,GがLowレベルになった瞬間
（すなわち,B相信号が入力した時点）から時間とともに
波高値Ｈが下がる。この時の下がり方は時間に比例す
る。コンパレータ17は，出力Ｈが上がってから下がるま
でHighレベルになり，アンド回路18は，分周回路22で分
周されたCLKを通す。その数をカウンタ回路19が計数を
行う。前述のように，デュアルスロープ回路の出力Ｈが
下かる時間は，波高値（上がっていった時間）に比例す
るので，例えば，デュアルスロープ回路16の出力が上が
る傾きと下がる傾きが1:1000の場合，出力ＧがHighの期
間を等価的に1000倍に延ばすことができる。故にカウン
タ回路19は特に高速性を要求されないですむ。
カウンタ回路19の計数値は，トリガ信号から第１相目の
タイミングＢとの時間差に比例するので，マイクロプロ
セッサ20はカウンタ回路19の計算値を読んでトリガとメ
モリの相のタイミング関係を知ることができる。
タイミングＢとの時間差に比例するので，マイクロプロ
セッサ20はカウンタ回路19の計算値を読んでトリガとメ
モリの相のタイミング関係を知ることができる。
本発明によれば，多相メモリを用いた波形記憶装置のサ
ンプル制御回路をより安価な低速の回路で実現すること
が可能となる。又，多相メモリの相の増加にも何も付加
することなく対応可能となる。
ンプル制御回路をより安価な低速の回路で実現すること
が可能となる。又，多相メモリの相の増加にも何も付加
することなく対応可能となる。
第１図は本発明の一実施例を示すブロック図で，第２図
は第１図のタイムチャートである。第３図は従来技術の
一実施例を示すブロック図で，第４図は第３図のタイム
チャートである。 1:AD変換器,2〜5:ラッチ,6〜9:メモリ,10:4相信号発生
回路,11:アンド回路,12〜13:Dフリップフロップ,14,1
4′：サンプル数制御用カウンタ回路,15:パルス発生回
路,16:デュアルスロープ発生回路,17:コンパレータ回
路,18:アンド回路,19:カウンタ回路,20:マイクロプロセ
ッサ,22:分周回路,21:トライステートバッファ。
は第１図のタイムチャートである。第３図は従来技術の
一実施例を示すブロック図で，第４図は第３図のタイム
チャートである。 1:AD変換器,2〜5:ラッチ,6〜9:メモリ,10:4相信号発生
回路,11:アンド回路,12〜13:Dフリップフロップ,14,1
4′：サンプル数制御用カウンタ回路,15:パルス発生回
路,16:デュアルスロープ発生回路,17:コンパレータ回
路,18:アンド回路,19:カウンタ回路,20:マイクロプロセ
ッサ,22:分周回路,21:トライステートバッファ。
Claims (1)
- 【請求項１】入力信号をアナログディジタル変換し、記
憶する波形記憶装置において、複数のメモリを持ち波形
データを順次記憶させていく際に波形データを複数のメ
モリへ順次書き込んでいき、個々のメモリの記憶速度を
前記アナログディジタル変換速度より低減させる手段
と、該複数の全メモリに１ワード又は複数ワード書き込
む毎に計数し、所定の数に達したら、書き込みを止める
手段と、前記複数の全メモリを１ワード又は複数ワード
ずつ書き込む周期内に来るトリガ信号のタイミングで充
電を開始し、その後に来る前記複数のメモリの内の任意
のメモリへの書き込み信号のタイミングで充電を終了さ
せ、放電を開始するデュアルスロープ回路と、そのデュ
アルスロープ信号を基準電圧と比較するコンパレータ回
路と、前記デュアルスロープ回路のデュアルスロープ信
号が基準電圧を越えている間前記コンパレータ出力信号
によりクロック信号を計数するカウンタを有し、そのカ
ウンタのカウント値により前記トリガ信号と前記任意の
メモリへの書き込み信号との時間関係を測定する手段を
持つことを特徴とする波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156799A JPH07111442B2 (ja) | 1989-06-21 | 1989-06-21 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156799A JPH07111442B2 (ja) | 1989-06-21 | 1989-06-21 | 波形記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324469A JPH0324469A (ja) | 1991-02-01 |
| JPH07111442B2 true JPH07111442B2 (ja) | 1995-11-29 |
Family
ID=15635575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156799A Expired - Lifetime JPH07111442B2 (ja) | 1989-06-21 | 1989-06-21 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111442B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291572A (ja) * | 1986-06-11 | 1987-12-18 | Sony Tektronix Corp | 信号記憶測定装置 |
-
1989
- 1989-06-21 JP JP1156799A patent/JPH07111442B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324469A (ja) | 1991-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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