JPH0590275A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0590275A JPH0590275A JP3250087A JP25008791A JPH0590275A JP H0590275 A JPH0590275 A JP H0590275A JP 3250087 A JP3250087 A JP 3250087A JP 25008791 A JP25008791 A JP 25008791A JP H0590275 A JPH0590275 A JP H0590275A
- Authority
- JP
- Japan
- Prior art keywords
- region
- concentration
- conductivity type
- semiconductor layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000009792 diffusion process Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims description 33
- 238000000605 extraction Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000005669 field effect Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 ブレークダウン時に流れる大電流を制限して
耐圧を向上させたＩＣ内のトランジスタを提供する。 【構成】 低濃度一導電型半導体基板１にコレクタ領域
となる低濃度他導電型半導体層２を積層・形成して上記
基板１と半導体層２との間に層状に、且つ、並べて高濃
度他導電型第１、第２埋め込み拡散領域６、７を形成す
ると同時に、第１、第２埋め込み拡散領域６、７の間で
半導体層２内に高濃度他導電型オートドーピング領域８
を形成する。次に、絶縁分離領域４、４と同時に、前記
高濃度他導電型オートドーピング領域８の上方の半導体
層２内に高濃度一導電型のトランジスタ電流制限用ゲー
ト領域９を形成する。そして、半導体層２にベース、エ
ミッタ領域Ｂ、Ｅを形成し、ゲート領域９を介してベー
ス領域Ｂに並んでコレクタ引き出し領域Ｃを形成する。
耐圧を向上させたＩＣ内のトランジスタを提供する。 【構成】 低濃度一導電型半導体基板１にコレクタ領域
となる低濃度他導電型半導体層２を積層・形成して上記
基板１と半導体層２との間に層状に、且つ、並べて高濃
度他導電型第１、第２埋め込み拡散領域６、７を形成す
ると同時に、第１、第２埋め込み拡散領域６、７の間で
半導体層２内に高濃度他導電型オートドーピング領域８
を形成する。次に、絶縁分離領域４、４と同時に、前記
高濃度他導電型オートドーピング領域８の上方の半導体
層２内に高濃度一導電型のトランジスタ電流制限用ゲー
ト領域９を形成する。そして、半導体層２にベース、エ
ミッタ領域Ｂ、Ｅを形成し、ゲート領域９を介してベー
ス領域Ｂに並んでコレクタ引き出し領域Ｃを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に関し、詳しくはＩＣ内に形成され、ブレークダウン
時に流れる電流を制限するようにしたトランジスタとそ
の製造方法に関するものである。
法に関し、詳しくはＩＣ内に形成され、ブレークダウン
時に流れる電流を制限するようにしたトランジスタとそ
の製造方法に関するものである。
【０００２】
【従来の技術】 ＩＣ内に形成したトランジスタの一例
を図３を参照して示すと、図において（１）はＰ+型半
導体基板、（２）は半導体基板（１）にエピタキシャル
成長にて 積層・形成したコレクタ領域となるＮ-型半導
体層、（Ｂ）は半導体層（２）の 表面よりＰ+型不純物
を選択拡散して形成したベース領域、（Ｅ）はベース領
域 （Ｂ）の表面よりＮ+型不純物を選択拡散して形成し
たエミッタ領域、（Ｃ）は半導体層（２）の表面よりベ
ース領域（Ｂ）に並んでＮ+型不純物を選択拡散し て形
成したコレクタ引き出し領域、（３）は半導体基板
（１）と半導体層（２）の間にＮ+型不純物を層状に埋
め込んで形成した埋め込み拡散領域、（４）はベ ース及
びコレクタ引き出し領域（Ｂ）（Ｃ）を含む素子形成領
域の周部にＰ+型 不純物を選択拡散して形成した絶縁分
離領域、（５）は半導体層（２）の表面に形成した酸化
膜、（Ｔｅ）（Ｔｂ）（Ｔｃ）は酸化膜（５）の窓開け
部を介して半導体層（２）の表面に形成した電極であ
る。
を図３を参照して示すと、図において（１）はＰ+型半
導体基板、（２）は半導体基板（１）にエピタキシャル
成長にて 積層・形成したコレクタ領域となるＮ-型半導
体層、（Ｂ）は半導体層（２）の 表面よりＰ+型不純物
を選択拡散して形成したベース領域、（Ｅ）はベース領
域 （Ｂ）の表面よりＮ+型不純物を選択拡散して形成し
たエミッタ領域、（Ｃ）は半導体層（２）の表面よりベ
ース領域（Ｂ）に並んでＮ+型不純物を選択拡散し て形
成したコレクタ引き出し領域、（３）は半導体基板
（１）と半導体層（２）の間にＮ+型不純物を層状に埋
め込んで形成した埋め込み拡散領域、（４）はベ ース及
びコレクタ引き出し領域（Ｂ）（Ｃ）を含む素子形成領
域の周部にＰ+型 不純物を選択拡散して形成した絶縁分
離領域、（５）は半導体層（２）の表面に形成した酸化
膜、（Ｔｅ）（Ｔｂ）（Ｔｃ）は酸化膜（５）の窓開け
部を介して半導体層（２）の表面に形成した電極であ
る。
【０００３】上記構成においてトランジスタ電流（コレ
クタ電流）（Ｉｃ）はエミッタ領域（Ｅ）から半導体層
（２）に縦に流れ、埋め込み拡散領域（３）を横に流れ
た後、再び半導体層（２）からコレクタ引き出し領域
（Ｃ）へ縦に流れる。そうすると、埋め込み拡散領域
（３）の直列抵抗が小さいため埋め込み拡散領域（３）
を流れることにより電圧降下が減少する。
クタ電流）（Ｉｃ）はエミッタ領域（Ｅ）から半導体層
（２）に縦に流れ、埋め込み拡散領域（３）を横に流れ
た後、再び半導体層（２）からコレクタ引き出し領域
（Ｃ）へ縦に流れる。そうすると、埋め込み拡散領域
（３）の直列抵抗が小さいため埋め込み拡散領域（３）
を流れることにより電圧降下が減少する。
【０００４】
【発明が解決しようとする課題】解決しようとする課題
は、図４（ａ）に示すように、ＩＣ内でトランジスタ
（Ｑｏ）がブレークダウンした際、外部回路で決まるパ
ワーになるまでコレクタ電流（Ｉｃ）が流れるため、大
電流が流れてトランジスタ（Ｑｏ）が破壊したり、配線
が溶断することがある点である。
は、図４（ａ）に示すように、ＩＣ内でトランジスタ
（Ｑｏ）がブレークダウンした際、外部回路で決まるパ
ワーになるまでコレクタ電流（Ｉｃ）が流れるため、大
電流が流れてトランジスタ（Ｑｏ）が破壊したり、配線
が溶断することがある点である。
【０００５】
【課題を解決するための手段】本発明は、低濃度一導電
型半導体基板に積層・形成したコレクタ領域となる低濃
度他導電型半導体層と、上記半導体層表面より高濃度一
導電型不純物を選択拡散して形成したベース領域と、上
記ベース領域表面より高濃度他導電型不純物を選択拡散
して形成したエミッタ領域と、上記基板と半導体層との
間に高濃度他導電型不純物を層状に、且つ、並べて埋め
込んで形成した第１、第２埋め込み拡散領域と、上記第
１、第２埋め込み拡散領域の間で上記半導体層内に形成
した高濃度他導電型オートドーピング領域と、上記オー
トドーピング領域上方の半導体層内にその表面より高濃
度一導電型不純物を選択拡散して形成したトランジスタ
電流制限用ゲート領域と、上記半導体層表面より高濃度
他導電型不純物を選択拡散すると共に、上記ゲート領域
を介してベース領域に並んで形成したコレクタ引き出し
領域と、上記ベース及びコレクタ引き出し領域を含む素
子形成領域の周部に高濃度一導電型不純物を選択拡散し
て形成した絶縁分離領域とを具備したことを特徴とし、
又、電圧を印加したゲート領域を具備したことを特徴と
する。
型半導体基板に積層・形成したコレクタ領域となる低濃
度他導電型半導体層と、上記半導体層表面より高濃度一
導電型不純物を選択拡散して形成したベース領域と、上
記ベース領域表面より高濃度他導電型不純物を選択拡散
して形成したエミッタ領域と、上記基板と半導体層との
間に高濃度他導電型不純物を層状に、且つ、並べて埋め
込んで形成した第１、第２埋め込み拡散領域と、上記第
１、第２埋め込み拡散領域の間で上記半導体層内に形成
した高濃度他導電型オートドーピング領域と、上記オー
トドーピング領域上方の半導体層内にその表面より高濃
度一導電型不純物を選択拡散して形成したトランジスタ
電流制限用ゲート領域と、上記半導体層表面より高濃度
他導電型不純物を選択拡散すると共に、上記ゲート領域
を介してベース領域に並んで形成したコレクタ引き出し
領域と、上記ベース及びコレクタ引き出し領域を含む素
子形成領域の周部に高濃度一導電型不純物を選択拡散し
て形成した絶縁分離領域とを具備したことを特徴とし、
又、電圧を印加したゲート領域を具備したことを特徴と
する。
【０００６】その製造方法は、低濃度一導電型半導体基
板に高濃度他導電型不純物を選択拡散した後、基板表面
にエピタキシャル成長にて低濃度他導電型半導体層を積
層・形成し、上記基板と半導体層との間に高濃度他導電
型不純物を層状に、且つ、並べて埋め込んで第１、第２
埋め込み拡散領域を形成すると共に、上記エピタキシャ
ル成長時に第１、第２埋め込み拡散領域の間に他導電型
不純物が飛散して上記半導体層内にオートドーピング領
域を形成する工程と、高濃度一導電型不純物を選択的に
同時拡散してゲート領域と絶縁分離領域とを同時形成す
ると共に、ゲート領域の拡散深さを前記オートドーピン
グ領域にて阻止して半導体層内に残した状態で形成する
工程とを含むこと特徴とする。
板に高濃度他導電型不純物を選択拡散した後、基板表面
にエピタキシャル成長にて低濃度他導電型半導体層を積
層・形成し、上記基板と半導体層との間に高濃度他導電
型不純物を層状に、且つ、並べて埋め込んで第１、第２
埋め込み拡散領域を形成すると共に、上記エピタキシャ
ル成長時に第１、第２埋め込み拡散領域の間に他導電型
不純物が飛散して上記半導体層内にオートドーピング領
域を形成する工程と、高濃度一導電型不純物を選択的に
同時拡散してゲート領域と絶縁分離領域とを同時形成す
ると共に、ゲート領域の拡散深さを前記オートドーピン
グ領域にて阻止して半導体層内に残した状態で形成する
工程とを含むこと特徴とする。
【０００７】
【作用】ゲート領域と半導体基板とで電界効果トランジ
スタを形成し、第１埋め込み拡散領域から第２埋め込み
拡散領域へトランジスタ電流が流れる際、ゲート領域と
半導体基板の間に挟まれた半導体層内でその電流を制限
する。
スタを形成し、第１埋め込み拡散領域から第２埋め込み
拡散領域へトランジスタ電流が流れる際、ゲート領域と
半導体基板の間に挟まれた半導体層内でその電流を制限
する。
【０００８】
【実施例】本発明の実施例を図１、図２及び図４（ｂ）
を参照して以下に説明する。まず図１は本発明に係るト
ランジスタ（Ｑ）の側断面図を示し、図３に示す部分と
同一部分には同一参照符号を付してその説明を省略す
る。同図において（６）（７）は第１、第２埋め込み拡
散領域、（８）はオートドーピング領域、（９）はゲー
ト領域である。上記第１、第２埋め込み拡散領域（６）
（７）は、半導体基板（１）と半導体層（２）との間に
Ｎ+型不純物（Ａｓ）を層状に、且つ、狭い間 隔をもっ
て並べて埋め込んで形成する。オートドーピング領域
（８）は、第１、第２埋め込み拡散領域（６）（７）の
間で半導体層（２）内に形成したＮ+型不 純物領域であ
る。ゲート領域（９）は、オートドーピング領域（８）
上方の半導体層（２）内にその表面よりＰ+型不純物
（Ｂ）を選択拡散して形成し、Ｐ-型半導体基板（１）
とで電界効果トランジスタを形成してなり、通常、電圧
を印加しておき、後述するように、トランジスタ電流
（Ｉｃ）を制限する。そして、ゲート領域（９）を介し
てベース領域（Ｂ）に並んでコレクタ引き出し領域
（Ｃ）を形成する。
を参照して以下に説明する。まず図１は本発明に係るト
ランジスタ（Ｑ）の側断面図を示し、図３に示す部分と
同一部分には同一参照符号を付してその説明を省略す
る。同図において（６）（７）は第１、第２埋め込み拡
散領域、（８）はオートドーピング領域、（９）はゲー
ト領域である。上記第１、第２埋め込み拡散領域（６）
（７）は、半導体基板（１）と半導体層（２）との間に
Ｎ+型不純物（Ａｓ）を層状に、且つ、狭い間 隔をもっ
て並べて埋め込んで形成する。オートドーピング領域
（８）は、第１、第２埋め込み拡散領域（６）（７）の
間で半導体層（２）内に形成したＮ+型不 純物領域であ
る。ゲート領域（９）は、オートドーピング領域（８）
上方の半導体層（２）内にその表面よりＰ+型不純物
（Ｂ）を選択拡散して形成し、Ｐ-型半導体基板（１）
とで電界効果トランジスタを形成してなり、通常、電圧
を印加しておき、後述するように、トランジスタ電流
（Ｉｃ）を制限する。そして、ゲート領域（９）を介し
てベース領域（Ｂ）に並んでコレクタ引き出し領域
（Ｃ）を形成する。
【０００９】上記構成に基づき本発明の動作を次に説明
する。まず上述したように、ゲート領域（９）に正電圧
を印加した状態で各電極（Ｔｅ）（Ｔｂ）（Ｔｃ）に給
電すると、まずエミッタ領域（Ｅ）から半導体層（２）
を経て第１埋め込み拡散領域（６）へトランジスタ電流
（Ｉｃ）が流れる。そこで、第１埋め込み拡散領域
（６）からオートドーピング領域（８）を通って第２埋
め込み拡散領域（７）へ流れる際、オートドーピング領
域（８）はゲート領域（９）と半導体基板（１）とに挟
まれているため、その領域では流れが制限される。その
ため、図４（ｂ）に示すように、トランジスタ（Ｑ）が
ブレークダウンしても、トランジスタ電流（コレクタ電
流）（Ｉｃ）は一定値（Ｉｃｏ）まで上昇した時点で抑
制される。そして、更にコレクタ・エミッタ間電圧（Ｖ
ｃｅ）を大きくしていくと、一定の電圧（Ｖｄ）に達し
た時、再びブレークダウンして大電流のコレクタ電流
（Ｉｃ）が流れる。
する。まず上述したように、ゲート領域（９）に正電圧
を印加した状態で各電極（Ｔｅ）（Ｔｂ）（Ｔｃ）に給
電すると、まずエミッタ領域（Ｅ）から半導体層（２）
を経て第１埋め込み拡散領域（６）へトランジスタ電流
（Ｉｃ）が流れる。そこで、第１埋め込み拡散領域
（６）からオートドーピング領域（８）を通って第２埋
め込み拡散領域（７）へ流れる際、オートドーピング領
域（８）はゲート領域（９）と半導体基板（１）とに挟
まれているため、その領域では流れが制限される。その
ため、図４（ｂ）に示すように、トランジスタ（Ｑ）が
ブレークダウンしても、トランジスタ電流（コレクタ電
流）（Ｉｃ）は一定値（Ｉｃｏ）まで上昇した時点で抑
制される。そして、更にコレクタ・エミッタ間電圧（Ｖ
ｃｅ）を大きくしていくと、一定の電圧（Ｖｄ）に達し
た時、再びブレークダウンして大電流のコレクタ電流
（Ｉｃ）が流れる。
【００１０】上記トランジスタ（Ｑ）の等価回路を図２
を参照して示すと、トランジスタ（Ｑａ）のコレクタ
（Ｃａ）を電界効果トランジスタ（Ｑｂ）のソース
（Ｓ）に接続してドレイン（Ｄ）よりコレクタ（Ｃ）を
引き出してなる。
を参照して示すと、トランジスタ（Ｑａ）のコレクタ
（Ｃａ）を電界効果トランジスタ（Ｑｂ）のソース
（Ｓ）に接続してドレイン（Ｄ）よりコレクタ（Ｃ）を
引き出してなる。
【００１１】次に、上記トランジスタ（Ｑ）の特にオー
トドーピング領域（８）とゲート領域（９）の製造方法
を説明する。まず半導体基板（１）の相異なる２領域に
Ｎ+ 型不純物を選択拡散した後、基板表面にエピタキシ
ャル成長にてＮ-型半導体層 （２）を積層・形成する。
そうすると、エピタキシャル成長時にＮ+型不純物の 拡
散領域が半導体基板（１）及びエピタキシャル成長層内
にも拡散して半導体層（２）と半導体基板（１）の間に
Ｎ+型不純物が層状に、且つ、並べて埋め込ま れ、第
１、第２埋め込み拡散領域（６）（７）を形成する。
又、エピタキシャル成長時に第１、第２埋め込み拡散領
域（６）（７）から外方拡散（アウトディフュージョ
ン）したＮ型不純物が、第１、第２埋め込み拡散領域
（６）（７）の間にオートドーピングして、半導体層
（２）内にオートドーピング領域（８）を形成する。こ
の時、エピタキシャル成長に先立って実施されるベーパ
エッチング時に半導体基板（１）のエッチング量と第
１、第２埋め込み拡散領域（６）（７）の距離とでオー
トドーピング（飛散量）を制御する。そして、Ｐ+型不
純物を半 導体層（２）の表面より選択的に同時拡散し
てゲート領域（９）と絶縁分離領域（４）とを同時形成
すると、ゲート領域（９）の深さはオートドーピング領
域（８）の濃度が高く、且つ、第１、第２埋め込み拡散
領域（６）（７）の距離を狭くすることにより拡散が阻
止されて半導体層（２）内に残った状態で形成される。
トドーピング領域（８）とゲート領域（９）の製造方法
を説明する。まず半導体基板（１）の相異なる２領域に
Ｎ+ 型不純物を選択拡散した後、基板表面にエピタキシ
ャル成長にてＮ-型半導体層 （２）を積層・形成する。
そうすると、エピタキシャル成長時にＮ+型不純物の 拡
散領域が半導体基板（１）及びエピタキシャル成長層内
にも拡散して半導体層（２）と半導体基板（１）の間に
Ｎ+型不純物が層状に、且つ、並べて埋め込ま れ、第
１、第２埋め込み拡散領域（６）（７）を形成する。
又、エピタキシャル成長時に第１、第２埋め込み拡散領
域（６）（７）から外方拡散（アウトディフュージョ
ン）したＮ型不純物が、第１、第２埋め込み拡散領域
（６）（７）の間にオートドーピングして、半導体層
（２）内にオートドーピング領域（８）を形成する。こ
の時、エピタキシャル成長に先立って実施されるベーパ
エッチング時に半導体基板（１）のエッチング量と第
１、第２埋め込み拡散領域（６）（７）の距離とでオー
トドーピング（飛散量）を制御する。そして、Ｐ+型不
純物を半 導体層（２）の表面より選択的に同時拡散し
てゲート領域（９）と絶縁分離領域（４）とを同時形成
すると、ゲート領域（９）の深さはオートドーピング領
域（８）の濃度が高く、且つ、第１、第２埋め込み拡散
領域（６）（７）の距離を狭くすることにより拡散が阻
止されて半導体層（２）内に残った状態で形成される。
【００１２】尚、各不純物の導電型をそれぞれ反対にし
ても同様である。
ても同様である。
【００１３】
【発明の効果】本発明によれば、ＩＣ内のトランジスタ
にゲート領域を形成して電界効果トランジスタを設けて
トランジスタ電流を制限したから、トランジスタのブレ
ークダウン時に流れる大電流が抑制され、耐圧が向上す
る。又、上記ゲート領域の下方に予め形成したオートド
ーピング領域にて拡散を阻止することにより、ゲート領
域を絶縁分離領域と同時形成することが出来、簡便に製
造される。
にゲート領域を形成して電界効果トランジスタを設けて
トランジスタ電流を制限したから、トランジスタのブレ
ークダウン時に流れる大電流が抑制され、耐圧が向上す
る。又、上記ゲート領域の下方に予め形成したオートド
ーピング領域にて拡散を阻止することにより、ゲート領
域を絶縁分離領域と同時形成することが出来、簡便に製
造される。
【図１】本発明に係る半導体装置の実施例を示す要部側
断面図である。
断面図である。
【図２】図１に示す半導体装置の等価回路図である。
【図３】従来の半導体装置の一例を示す要部側断面図で
ある。
ある。
【図４】（ａ）は従来の半導体装置のコレクタ電流−コ
レクタ・エミッタ間電圧特性を示すグラフである。
（ｂ）は本発明に係る半導体装置のコレクタ電流−コレ
クタ・エミッタ間電圧特性を示すグラフである。
レクタ・エミッタ間電圧特性を示すグラフである。
（ｂ）は本発明に係る半導体装置のコレクタ電流−コレ
クタ・エミッタ間電圧特性を示すグラフである。
１ 半導体基板 ２ 半導体層 ４ 絶縁分離領域 ６ 第１埋め込み拡散領域 ７ 第２埋め込み拡散領域 ８ オートドーピング領域 ９ ゲート領域 Ｅ エミッタ領域 Ｂ ベース領域 Ｃ コレクタ引き出し領域
Claims (3)
- 【請求項１】 低濃度一導電型半導体基板に積層・形成
したコレクタ領域となる低濃度他導電型半導体層と、上
記半導体層表面より高濃度一導電型不純物を選択拡散し
て形成したベース領域と、上記ベース領域表面より高濃
度他導電型不純物を選択拡散して形成したエミッタ領域
と、上記基板と半導体層との間に高濃度他導電型不純物
を層状に、且つ、所定間隔をもって並べて埋め込んで形
成した第１、第２埋め込み拡散領域と、上記第１、第２
埋め込み拡散領域の間で上記半導体層内に形成した高濃
度他導電型オートドーピング領域と、上記オートドーピ
ング領域上方の半導体層内にその表面より高濃度一導電
型不純物を選択拡散して形成したトランジスタ電流制限
用ゲート領域と、上記半導体層表面より高濃度他導電型
不純物を選択拡散すると共に、上記ゲート領域を介して
ベース領域に並んで形成したコレクタ引き出し領域と、
上記ベース及びコレクタ引き出し領域を含む素子形成領
域の周部に高濃度一導電型不純物を選択拡散して形成し
た絶縁分離領域とを具備したことを特徴とする半導体装
置。 - 【請求項２】 電圧を印加したゲート領域を具備したこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 低濃度一導電型半導体基板に高濃度他導
電型不純物を選択拡散した後、基板表面にエピタキシャ
ル成長にて低濃度他導電型半導体層を積層・形成し、上
記基板と半導体層との間に高濃度他導電型不純物を層状
に、且つ、所定間隔をもって並べて埋め込んで第１、第
２埋め込み拡散領域を形成すると共に、上記エピタキシ
ャル成長時に第１、第２埋め込み拡散領域の間に高濃度
他導電型不純物が飛散して上記半導体層内にオートドー
ピング領域を形成する工程と、高濃度一導電型不純物を
選択的に同時拡散してゲート領域と絶縁分離領域とを同
時形成すると共に、ゲート領域の拡散深さを前記オート
ドーピング領域にて阻止して半導体層内に残した状態で
形成する工程とを含むこと特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250087A JPH0590275A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250087A JPH0590275A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590275A true JPH0590275A (ja) | 1993-04-09 |
Family
ID=17202618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250087A Pending JPH0590275A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590275A (ja) |
-
1991
- 1991-09-30 JP JP3250087A patent/JPH0590275A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034336A (en) | Method of producing insulated gate bipolar tranistor | |
| JPH1050855A (ja) | 垂直トランジスタ駆動の水平トランジスタを形成したパワー半導体構造 | |
| US4051506A (en) | Complementary semiconductor device | |
| JPH07326742A (ja) | 半導体装置およびその製造方法 | |
| JPS6229904B2 (ja) | ||
| JPH05299658A (ja) | 半導体装置及びその製造方法 | |
| JPS5811743B2 (ja) | ハンドウタイソウチノ セイゾウホウホウ | |
| JPS58140137A (ja) | 半導体装置 | |
| JPH0590275A (ja) | 半導体装置及びその製造方法 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| KR900017177A (ko) | 반도체 장치 및 그 제조방법 | |
| JP4681090B2 (ja) | 半導体装置の製造方法 | |
| JP2000294563A (ja) | ラテラルバイポーラトランジスタ | |
| JPS60123062A (ja) | 半導体集積回路の製造方法 | |
| KR860000254B1 (ko) | 선형소자와 공존하는 종방향 전류 주입형 집적주입 논리소자 및 그 제조방법 | |
| JP2000058834A (ja) | 導電性強化型ｍｏｓ―ゲ―ト半導体装置の製造方法 | |
| KR900005562B1 (ko) | 반도체 직접회로 및 그 제조방법 | |
| JPH0834244B2 (ja) | 半導体集積回路装置 | |
| JPH0256935A (ja) | 半導体集積回路装置 | |
| JPH1027915A (ja) | 半導体装置の製造方法 | |
| JPS6347965A (ja) | 半導体集積回路 | |
| JPS6022358A (ja) | 半導体集積回路装置 | |
| JPH0574790A (ja) | 半導体装置及びその製造方法 | |
| JPH0470781B2 (ja) | ||
| JPH08204017A (ja) | 半導体装置およびその製法 |