JPH0470781B2 - - Google Patents
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- JPH0470781B2 JPH0470781B2 JP58007236A JP723683A JPH0470781B2 JP H0470781 B2 JPH0470781 B2 JP H0470781B2 JP 58007236 A JP58007236 A JP 58007236A JP 723683 A JP723683 A JP 723683A JP H0470781 B2 JPH0470781 B2 JP H0470781B2
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- Japan
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- transistor
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- type
- impurity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は高耐圧注入集積論理回路装置（以下
I2Lと略称する）の電流増幅率向上技術に関する。
I2Lと略称する）の電流増幅率向上技術に関する。
一つの半導体基体上に相補型のトランジスタで
一対のゲート回路を構成するI2Lは、通常、第１
図に示すように、p-型Si（シリコン）基板１の上
に高濃度n+型埋込層２を介して低濃度のn-型Si
層３をエピタキシヤル成長させ、このｎ型Si層３
の表面の一部にｐ型領域４を横形pnpトランジス
タのインジエクタとして動作させ、他部にｐ型領
域５を同pnpトランジスタのコレクタとし、この
ｐ型領域５は同時に逆方向縦形npnトランジスタ
のベースを兼ねてその表面に形成した高濃度n+
型領域６をコレクタとして動作させベース直下の
ｎ型層３がエミツタとして動作するものである。
一対のゲート回路を構成するI2Lは、通常、第１
図に示すように、p-型Si（シリコン）基板１の上
に高濃度n+型埋込層２を介して低濃度のn-型Si
層３をエピタキシヤル成長させ、このｎ型Si層３
の表面の一部にｐ型領域４を横形pnpトランジス
タのインジエクタとして動作させ、他部にｐ型領
域５を同pnpトランジスタのコレクタとし、この
ｐ型領域５は同時に逆方向縦形npnトランジスタ
のベースを兼ねてその表面に形成した高濃度n+
型領域６をコレクタとして動作させベース直下の
ｎ型層３がエミツタとして動作するものである。
このようなI2Lをリニア回路と一つの半導体基
板上に共存させるような場合、あるいは高耐圧条
件で使用する場合エピタキシヤル成長させた低濃
度n-型Si層３の厚さを十分に（例えば15μm）厚
くする必要がある。このままではI2Lの増幅率
（hFE）、特に逆方向トランジスタにおける逆hFE
（βi）が低下する。そこでn+型埋込層２にあらか
じめ不純物Ｐ（リン）を導入しておき、エピタキ
シヤルｎ型Si層成長後にこの不純物Ｐをn-型Si層
中に「わき上り」拡散させ高濃度ｎ型層７を形成
することによりnpnトランジスタのβiを高めるよ
うにしていた。しかしこの方法によれば、インジ
エクタとなるｐ型領域４直下にも高濃度ｎ型領域
ができてしまい、インジエクシヨン効率が低下す
る。これはインジエクタＰ型領域４からのコレク
タＰ型領域５（npnトランジスタのベース）へ流
れるべき電流（ホール）の一部が高濃度n+型
埋込層２へ流れて再結合するためと考えられる。
板上に共存させるような場合、あるいは高耐圧条
件で使用する場合エピタキシヤル成長させた低濃
度n-型Si層３の厚さを十分に（例えば15μm）厚
くする必要がある。このままではI2Lの増幅率
（hFE）、特に逆方向トランジスタにおける逆hFE
（βi）が低下する。そこでn+型埋込層２にあらか
じめ不純物Ｐ（リン）を導入しておき、エピタキ
シヤルｎ型Si層成長後にこの不純物Ｐをn-型Si層
中に「わき上り」拡散させ高濃度ｎ型層７を形成
することによりnpnトランジスタのβiを高めるよ
うにしていた。しかしこの方法によれば、インジ
エクタとなるｐ型領域４直下にも高濃度ｎ型領域
ができてしまい、インジエクシヨン効率が低下す
る。これはインジエクタＰ型領域４からのコレク
タＰ型領域５（npnトランジスタのベース）へ流
れるべき電流（ホール）の一部が高濃度n+型
埋込層２へ流れて再結合するためと考えられる。
本発明は上記した問題を解決するためになされ
たものであり、その目的とするところは、I2L及
びリニア回路が共存する半導体装置において、前
記リニア回路の高耐圧化を図るとともに、I2Lの
インジエクシヨン効率を向上しかつ逆方向トラン
ジスタの逆増幅率を向上するに際し、プロセスを
短縮しかつ簡略化することにある。
たものであり、その目的とするところは、I2L及
びリニア回路が共存する半導体装置において、前
記リニア回路の高耐圧化を図るとともに、I2Lの
インジエクシヨン効率を向上しかつ逆方向トラン
ジスタの逆増幅率を向上するに際し、プロセスを
短縮しかつ簡略化することにある。
第２図〜第６図は一つのSi基板にI2Lとリニア
回路を共存させた半導体装置に本発明を適用した
場合のプロセスの主要工程断面図を示すもので、
以下各断面図に対応する工程に従つて本発明の内
容を詳述する。
回路を共存させた半導体装置に本発明を適用した
場合のプロセスの主要工程断面図を示すもので、
以下各断面図に対応する工程に従つて本発明の内
容を詳述する。
(1) 通常のバイポーラICのプロセスに従つてp-
型Si結晶基板１を用意しその一主表面にn+型埋
込層２を形成するためSb（アンチモン）等の不
純物（ドナ）をデポジツト又はイオン打込み等
の手段により導入し、引きつづいて又は拡散の
ためアニール後、第１図に示すように新たに形
成した酸化膜（SiO2膜）８をマスクとしてリ
ニア部１につくるべきnpnトランジスタのコレ
クタ取出し部となる部分及びI2L部のnpnト
ランジスタとなる部分に対し高濃度Ｐ（リン）
不純物（ドナ）をイオン打込み又はデポジツト
等の手段により導入する。
型Si結晶基板１を用意しその一主表面にn+型埋
込層２を形成するためSb（アンチモン）等の不
純物（ドナ）をデポジツト又はイオン打込み等
の手段により導入し、引きつづいて又は拡散の
ためアニール後、第１図に示すように新たに形
成した酸化膜（SiO2膜）８をマスクとしてリ
ニア部１につくるべきnpnトランジスタのコレ
クタ取出し部となる部分及びI2L部のnpnト
ランジスタとなる部分に対し高濃度Ｐ（リン）
不純物（ドナ）をイオン打込み又はデポジツト
等の手段により導入する。
(2) 全面に低濃度の不純物（ドナ）をドープした
Siをエピタキシヤル成長させて厚さ15μm程度
のn-型Si層３を形成する。この時又はこの後の
高温度処理によつて第３図に示すように前記
n+型埋込層２のSb不純物がn-型Si層内へ約
3μm程度「わき上り」拡散してn+型埋込層２を
拡張するが、同時に拡散速度の大きいＰ不純物
はn-型Si層３内へ約10μm程度「わき上り」拡
散して高濃度ｎ型層７ａ，７ｂをつくる。
Siをエピタキシヤル成長させて厚さ15μm程度
のn-型Si層３を形成する。この時又はこの後の
高温度処理によつて第３図に示すように前記
n+型埋込層２のSb不純物がn-型Si層内へ約
3μm程度「わき上り」拡散してn+型埋込層２を
拡張するが、同時に拡散速度の大きいＰ不純物
はn-型Si層３内へ約10μm程度「わき上り」拡
散して高濃度ｎ型層７ａ，７ｂをつくる。
なお、この高濃度ｎ型層７ａ，７ｂは埋込層
２からの「わき上り」拡散によることなく、
n-型エピタキシヤル層３形成後、その表面よ
り深部へのＰ（リン）不純物イオン打込み、引
伸し拡散によつて形成することができる。
２からの「わき上り」拡散によることなく、
n-型エピタキシヤル層３形成後、その表面よ
り深部へのＰ（リン）不純物イオン打込み、引
伸し拡散によつて形成することができる。
(3) 公知のアイソレーシヨン手段により第４図に
示すようにn-型Si層表面よりp-型基板に接続
するアイソレーシヨンｐ型層９を形成する。こ
のアイソレーシヨンｐ型層９によつて相互に接
合分離されたｎ型Siの島領域にリニア部及び
I2L部の各素子が形成されることになる。な
おアイソレーシヨン手段はｐ型層による接合分
離以外にLOCOS（低温度選択酸化）法等を用い
る酸化膜分離を行なつてもよい。
示すようにn-型Si層表面よりp-型基板に接続
するアイソレーシヨンｐ型層９を形成する。こ
のアイソレーシヨンｐ型層９によつて相互に接
合分離されたｎ型Siの島領域にリニア部及び
I2L部の各素子が形成されることになる。な
おアイソレーシヨン手段はｐ型層による接合分
離以外にLOCOS（低温度選択酸化）法等を用い
る酸化膜分離を行なつてもよい。
この後、表面の酸化膜１０をマスクとしてＢ
（ボロン）不純物をイオン打込み又はデポジツ
ト・拡散により、リニア部Ｉには高耐圧npnト
ランジスタのベースｐ型領域１１を形成する一
方、I2L側にはインジエクシヨンｐ型領域４、
npnインバータのベースｐ型領域１５を形成す
る。
（ボロン）不純物をイオン打込み又はデポジツ
ト・拡散により、リニア部Ｉには高耐圧npnト
ランジスタのベースｐ型領域１１を形成する一
方、I2L側にはインジエクシヨンｐ型領域４、
npnインバータのベースｐ型領域１５を形成す
る。
(4) 第５図に示すように、表面の酸化膜１２をマ
スクにAs（ヒ素）不純物等をデポジツト又はイ
オン打込み・拡散してリニア部においてnpn
トランジスタのエミツタn+型領域１３、コレ
クタ取出し部n+型領域１４を形成する。一方、
I2L部はnpnインバータのコレクタn+型領域
１５を形成する。
スクにAs（ヒ素）不純物等をデポジツト又はイ
オン打込み・拡散してリニア部においてnpn
トランジスタのエミツタn+型領域１３、コレ
クタ取出し部n+型領域１４を形成する。一方、
I2L部はnpnインバータのコレクタn+型領域
１５を形成する。
(5) さいごに表面にPSG（リンシリケートガラ
ス）等によるバツシベイシヨン膜１６を形成し
た後、コンタクトホトエツチ、Al（アルミニウ
ム）蒸着、バターニングエツチ等の諸工程を経
て第６図に示すように各領域にオーミツクコン
タクトするAl電極（配線）１７を形成する。
同図において、はリニア部npnトランジスタ
でＢはベース、Ｅはエミツタ、Ｃはコレクタの
各電極、はI2L部でInjはインジエクシヨン、
Ｂは逆方向npnトランジスタのベース、C1，C2
…は同コレクタ電極である。
ス）等によるバツシベイシヨン膜１６を形成し
た後、コンタクトホトエツチ、Al（アルミニウ
ム）蒸着、バターニングエツチ等の諸工程を経
て第６図に示すように各領域にオーミツクコン
タクトするAl電極（配線）１７を形成する。
同図において、はリニア部npnトランジスタ
でＢはベース、Ｅはエミツタ、Ｃはコレクタの
各電極、はI2L部でInjはインジエクシヨン、
Ｂは逆方向npnトランジスタのベース、C1，C2
…は同コレクタ電極である。
以上実施例で述べた本発明の構成によれば、
I2Lのインジエクタｐ型領域４直下を低濃度のn-
型エピタキシヤル層３で形成し、逆方向npnトラ
ンジスタのベースｐ型領域５直下は高濃度n+型
埋込層２の間に高濃度ｎ型層７ｂを存在させるた
め逆方向npnトランジスタの逆hFE（βi）を高くす
ることができる。
I2Lのインジエクタｐ型領域４直下を低濃度のn-
型エピタキシヤル層３で形成し、逆方向npnトラ
ンジスタのベースｐ型領域５直下は高濃度n+型
埋込層２の間に高濃度ｎ型層７ｂを存在させるた
め逆方向npnトランジスタの逆hFE（βi）を高くす
ることができる。
さらに、リニア部の高耐圧npnトランジスタ
は、通常、コレクタ抵抗を低くするために、エピ
タキシヤルSi層３の表面からの高濃度のＰ（リン）
不純物による深いn+型コレクタ拡散によるプロ
セスが一般的であるが、上記構成によれば、この
深いn+型コレクタ拡散を用いることなく、n+型
埋込層２からの高濃度ｎ型層７ａのわき上り（又
は高濃度ｎ型層７ａのイオン打込み）とエピタキ
シヤルSi層３の表面からのコレクタ取出し部n+型
領域１４とで代用できる。この代用した方式によ
れば横方向の拡散量を抑えることができる。しか
も、このリニア部の高耐圧npnトランジスタの高
濃度ｎ型層７ａを形成する工程で、I2Lの逆方向
npnトランジスタの高濃度ｎ型層７ｂを形成でき
るので、拡散工数を削減し、拡散時間を短縮で
き、プロセスを短縮しかつ簡略化できる。
は、通常、コレクタ抵抗を低くするために、エピ
タキシヤルSi層３の表面からの高濃度のＰ（リン）
不純物による深いn+型コレクタ拡散によるプロ
セスが一般的であるが、上記構成によれば、この
深いn+型コレクタ拡散を用いることなく、n+型
埋込層２からの高濃度ｎ型層７ａのわき上り（又
は高濃度ｎ型層７ａのイオン打込み）とエピタキ
シヤルSi層３の表面からのコレクタ取出し部n+型
領域１４とで代用できる。この代用した方式によ
れば横方向の拡散量を抑えることができる。しか
も、このリニア部の高耐圧npnトランジスタの高
濃度ｎ型層７ａを形成する工程で、I2Lの逆方向
npnトランジスタの高濃度ｎ型層７ｂを形成でき
るので、拡散工数を削減し、拡散時間を短縮で
き、プロセスを短縮しかつ簡略化できる。
又、上記構成によればエピタキシヤルSi層３の
厚さを十分に厚く（15μm以上）することが可能
でリニア部の高耐圧化を素子特性（特にI2L特性）
を損うことなく実現できる。
厚さを十分に厚く（15μm以上）することが可能
でリニア部の高耐圧化を素子特性（特にI2L特性）
を損うことなく実現できる。
したがつて本発明によれば、I2L部のインジエ
クシヨン効率の向上により低消費電力動作を可能
とし、同じインジエクシヨン電流であれば高速化
が期待でき、低消費電力化、高耐圧化、かつ低飽
和電圧ドライバの形成が容易となつた。
クシヨン効率の向上により低消費電力動作を可能
とし、同じインジエクシヨン電流であれば高速化
が期待でき、低消費電力化、高耐圧化、かつ低飽
和電圧ドライバの形成が容易となつた。
本発明はI2L・リニア共存IC全般に適用できる。
第１図はI2Lの一例を示す断面図である。第２
図〜第６図は本発明によるリニア・I2L共存半導
体装置の一実施例をそのプロセスの工程断面図で
示すものである。 １…p-型基板、２…n+型埋込層、３…n-型Si
層、４…インジエクタｐ型領域、５…コレクタ
（ベース）ｐ型領域、６…コレクタn+型領域、７
…高濃度ｎ型層、８…酸化膜、９…アイソレーシ
ヨンｐ型層、１０…酸化膜、１１…ベースｐ型領
域、１２…酸化膜、１３…エミツタn+型領域、
１４…コレクタ取出しn+型領域、１５…逆方向
npnトランジスタのコレクタn+型領域、１６…バ
ツシベイシヨン膜、１７…Al電極。
図〜第６図は本発明によるリニア・I2L共存半導
体装置の一実施例をそのプロセスの工程断面図で
示すものである。 １…p-型基板、２…n+型埋込層、３…n-型Si
層、４…インジエクタｐ型領域、５…コレクタ
（ベース）ｐ型領域、６…コレクタn+型領域、７
…高濃度ｎ型層、８…酸化膜、９…アイソレーシ
ヨンｐ型層、１０…酸化膜、１１…ベースｐ型領
域、１２…酸化膜、１３…エミツタn+型領域、
１４…コレクタ取出しn+型領域、１５…逆方向
npnトランジスタのコレクタn+型領域、１６…バ
ツシベイシヨン膜、１７…Al電極。
Claims (1)
- 【特許請求の範囲】 １ 注入集積論理回路及びリニア回路が共存する
半導体装置の製造方法において、 第１導電型半導体基板の主面のリニア回路の第
１トランジスタ形成部、注入集積論理回路の第２
トランジスタ形成部の夫々に第２導電型の第１不
純物を選択的に導入する工程、 前記半導体基板の主面の前記第１不純物が導入
された第１トランジスタの形成部の一部ならびに
前記第１不純物が導入された第２トランジスタ形
成部の一部の夫々に前記第１不純物と同一の第２
導電型でかつ第１不純物に比べて拡散速度が速い
第２不純物を選択的に導入する工程、 前記半導体基板の主面上の全面に第２導電型の
エピタキシヤル層を成長し、前記半導体基板とエ
ピタキシヤル層との間の第１トランジスタ形成
部、第２トランジスタ形成部の夫々に、いずれも
エピタキシヤル層に比べて高濃度に形成される、
前記第１不純物で形成される第２導電型埋込層、
この埋込層とエピタキシヤル層との間に前記第２
不純物で形成される第２導電型高濃度層の夫々を
形成する工程、 前記第１トランジスタ形成部における前記第２
導電型高濃度層が形成されていない前記第２導電
型埋込層上に位置する前記エピタキシヤル層の主
面部に第１導電型の第１トランジスタ用ベース領
域を、前記第２トランジスタ形成部における前記
第２導電型高濃度層が形成されていない前記第２
導電型埋込層上に位置する前記エピタキシヤル層
の主面部に第１導電型の第２トランジスタ用イン
ジエクタ領域を、前記第２トランジスタ形成部に
おける前記第２導電型高濃度層上に位置する前記
エピタキシヤル層の主面部に第１導電型の第２ト
ランジスタ用ベース領域を夫々選択的に形成する
工程、 前記第１トランジスタ形成部における前記第２
導電型高濃度層上に位置する前記エピタキシヤル
層の主面部に第１導電型の第１トランジスタ用コ
レクタ取出し領域を、前記第１トランジスタ用ベ
ース領域内に第２導電型の第１トランジスタ用エ
ミツタ領域を、前記第２トランジスタ形成用ベー
ス領域内に第１導電型の第２トランジスタ用コレ
クタ領域を夫々選択的に形成する工程、とからな
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007236A JPS59134870A (ja) | 1983-01-21 | 1983-01-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007236A JPS59134870A (ja) | 1983-01-21 | 1983-01-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59134870A JPS59134870A (ja) | 1984-08-02 |
| JPH0470781B2 true JPH0470781B2 (ja) | 1992-11-11 |
Family
ID=11660357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007236A Granted JPS59134870A (ja) | 1983-01-21 | 1983-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134870A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474367A (en) * | 1977-11-26 | 1979-06-14 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-01-21 JP JP58007236A patent/JPS59134870A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59134870A (ja) | 1984-08-02 |
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