JPH0590412A

JPH0590412A - 半導体装置及びその製造方法

Info

Publication number: JPH0590412A
Application number: JP3249585A
Authority: JP
Inventors: Junichi Yokoyama; 淳一横山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-09-27
Filing date: 1991-09-27
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】本発明は、集積回路の中に形成される、アンチ
ヒューズの素子構造及び製造方法に関し、ビアホールが
微細化された場合でも、ビアホール内にアンチヒューズ
を形成することができる半導体装置及びその製造方法を
提供することを目的とする。【構成】基板７上に形成された第１の配線層８と、第１
の配線層８を被覆して形成された層間絶縁膜９と、第１
の配線層９上の層間絶縁膜９に形成されたビアホール１
０と、ビアホール１０の底部の第１の配線層８に接し
て、ビアホール１０に埋め込まれた高融点金属を含む埋
込み導電体１１と、埋込み導電体１１と接し、かつ埋込
み導電体１１を被覆して形成された非晶質半導体層12ａ
と、非晶質半導体層12ａ上に形成された第２の配線層３
１とを有することを含み構成する。

Description

【発明の詳細な説明】

【０００１】（目次）・産業上の利用分野・従来の技術（図７）・発明が解決しようとする課題・課題を解決するための手段・作用・実施例（１）本発明の第１の実施例（図１，図２）（２）本発明の第２の実施例（図３）（３）本発明の第３の実施例（図４〜図６）・発明の効果

【０００２】

【産業上の利用分野】本発明は、集積回路の中に形成さ
れる、アンチヒューズの素子構造及び製造方法に関す
る。

【０００３】書込み操作によって高抵抗の状態が低抵抗
の状態に変化するアンチヒューズは、数千ゲート以上の
規模を持つＦＰＧＡ（Field Programmable Grate Arra
y）などのユーザープログラミング可能な論理デバイス
の論理セル、あるいはＰＲＯＭのメモリセルなどを構成
するために集積回路の中に形成される。

【０００４】近年、ＦＰＧＡなどの論理デバイスに対し
ても、高集積化および高速化の要求が強い。

【０００５】

【従来の技術】図７に、従来例のアンチヒューズを含む
半導体論理集積回路装置の一例を示す。この例では、ア
ンチヒューズとしての非晶質半導体層が半導体基板上の
第１の配線層と第２の配線層との間に挟まれた構造とな
っている。

【０００６】図７において、１は不図示の半導体基板上
の下地絶縁膜、２４は下地絶縁膜１上の第１の配線層
で、上層はＴｉＷ膜からなるバリア導電膜３が形成さ
れ、下層にAlとSi，Cu又はTi等との合金である導電体層
２が形成されている。２６は第１の配線層２４を被覆す
る層間絶縁膜、２７は第１の配線層２４上の層間絶縁膜
４に形成されたビアホール、４はビアホール２７を被覆
し、かつビアホール２７の底部の第１の配線層２４に接
して選択的に形成された非晶質シリコン膜、５は非晶質
シリコン膜４を被覆するＴｉＷ膜からなるバリア導電
膜、６はバリア導電膜５上に形成された、Ｓｉ，Ｃｕ又
はＴｉを含むＡｌ合金膜からなる導電体層で、バリア導
電膜５と導電体層６とが第２の配線層２５を構成する。

【０００７】

【発明が解決しようとする課題】上記の例では、第２の
配線層２５の導電体層６はビアホール２７の側壁で膜厚
が薄くなっている。すなわち、図中に示した膜厚ａは、
平坦部での膜厚ｂより小さくなっている。いま、ビアホ
ール２７の幅ｃが１．０μｍであるとすると、ａ／ｂ＝
０．３程度、すなわち、段差被覆率（カバレッジ率）が
３０％程度となる。さらに、幅ｃが０．８μｍ以下にな
ると、段差被覆率が更に小さくなり、導電体層６が途切
れてしまうこともある。

【０００８】このように、幅ｃが１．０μｍ程度未満に
なると、スパッタリング法で形成する第２の配線層２５
の信頼度が著しく低下する。たとえ、途切れることがな
くとも、段差被覆率が小さいため、エレクトロマイグレ
ーション耐量が小さい配線になってしまう。このため、
従来の技術では、サブミクロンルールで構成されている
ビアホール２７内にアンチヒューズを形成することがで
きないという問題がある。

【０００９】本発明は、かかる問題点に鑑みて創作され
たもので、ビアホールが微細化された場合でも、ビアホ
ール内にアンチヒューズを形成することができる半導体
装置及びその製造方法を提供することを目的とする。

【００１０】

【課題を達成するための手段】上記課題は、第１に、基
板上に形成された第１の配線層と、該第１の配線層を被
覆して形成された層間絶縁膜と、該第１の配線層上の層
間絶縁膜に形成されたビアホールと、前記ビアホールの
底部の第１の配線層に接して、該ビアホールに埋め込ま
れた高融点金属を含む埋込み導電体と、前記埋込み導電
体と接し、かつ前記埋込み導電体を被覆して形成された
非晶質半導体層と、該非晶質半導体層上に形成された第
２の配線層とを有することを特徴とする半導体装置によ
って達成され、第２に、基板上に形成された第１の配線
層と、該第１の配線層を被覆して形成された層間絶縁膜
と、該第１の配線層上の層間絶縁膜に形成されたビアホ
ールと、前記ビアホールの底部の第１の配線層に接し、
かつ該第１の配線層を被覆して形成された非晶質半導体
層と、前記非晶質半導体層に接し、かつ前記ビアホール
に埋め込まれた高融点金属を含む埋込み導電体と、前記
埋込み導電体に接して形成された第２の配線層とを有す
ることを特徴とする半導体装置によって達成され、第３
に、前記第１の配線層であって、第１の発明に記載の埋
込み導電体と接する層又は第２の発明に記載の非晶質半
導体層と接する層は、高融点金属を含むバリア導電体層
であることを特徴とする第１又は第２の発明に記載の半
導体装置によって達成され、第４に、前記第２の配線層
であって、第１の発明に記載の非晶質半導体層と接する
層又は第２の発明に記載の埋込み導電体と接する層は、
高融点金属を含むバリア導電体層であることを特徴とす
る第１，第２又は第３の発明に記載の半導体装置によっ
て達成され、第５に、電気的方法によって非晶質半導体
層を高抵抗状態から低抵抗状態へ変化させることが可能
な半導体装置の製造方法において、基板上に第１の配線
層を形成する工程と、前記第１の配線層の上に層間絶縁
膜を形成する工程と、前記層間絶縁膜にビアホールを形
成する工程と、前記ビアホールの底部の第１の配線層に
接し、かつ該第１の配線層を被覆して高融点金属を含む
埋込み導電体を前記ビアホールの中に埋込む工程と、前
記埋込み導電体に接して非晶質半導体層を形成する工程
と、前記非晶質半導体層に接して第２の配線層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によって達成され、第６に、電気的方法によって非晶
質半導体層を高抵抗状態から低抵抗状態へ遷移させるこ
とが可能な半導体装置を製造する方法において、基板上
に第１の配線層を形成する工程と、前記第１の配線層の
上に層間絶縁膜を形成する工程と、前記層間絶縁膜にビ
アホールを形成する工程と、前記ビアホールの底部の第
１の配線層に接し、かつ該第１の配線層を被覆して非晶
質半導体層を形成する工程と、前記ビアホール内の非晶
質半導体層に接して高融点金属を含む埋込み導電体を前
記ビアホールの中に埋込む工程と、前記埋込み導電体に
接して第２の配線層を形成する工程とを有することを特
徴とする半導体装置の製造方法によって達成され、第７
に、前記ビアホールの底部の第１の配線層上に前記埋込
み導電体を選択的に形成することにより、前記埋込み導
電体を前記ビアホールの中に埋込むことを特徴とする第
５又は第６の発明に記載の半導体装置の製造方法によっ
て達成され、第８に、化学気相成長（ＣＶＤ）法により
導電膜を全面に形成した後、エッチバックすることによ
り、前記埋込み導電体を前記ビアホールの中に埋込むこ
とを特徴とする第５又は第６の発明に記載の半導体装置
の製造方法によって達成され、第９に、前記非晶質半導
体層をアニールする工程を有することを特徴とする第
５，第６，第７又は第８の発明に記載の半導体装置の製
造方法によって達成される。

【００１１】

【作用】本発明の半導体装置及び半導体装置の製造方
法によれば、第１及び第２の配線層間を接続するための
ビアホールに埋込み導電体が埋込まれているので、第２
の配線層が被覆しなければならない段差はほとんどな
い。このため、ビアホールの開口幅の寸法に関係なく、
第２の配線層のカバレージ率は常に８０％程度以上を確
保することができるので、従来のような段差での第２の
配線層の途切れ等が生じない。これにより、サブミクロ
ンルール、あるいはハーフミクロン以下のルールで形成
されているビアホールを介して、第１及び第２の配線層
間にアンチヒューズとしての非晶質半導体層を形成する
ことが可能になる。

【００１２】特に、埋込み導電体が第１又は第２の配線
層と非晶質半導体層との間に介在し、かつ高融点金属を
含む導電体であるので、第１又は第２の配線層と非晶質
半導体層との間の相互拡散を防止することができる。従
って、製造工程上安定してアンチヒューズを形成するこ
とができる。

【００１３】また、非晶質半導体層をアニールすること
により第１及び第２の配線間の高抵抗状態時での洩れ電
流を減らすことができる。

【００１４】

【実施例】（１）第１の実施例図１（ａ）〜（ｃ），図２（ｄ）〜（ｆ）は本発明の第
１の実施例の半導体装置の製造方法について説明する断
面図である。

【００１５】まず、半導体基板と半導体基板上の下地絶
縁膜とからなる基板７の上に、スパッタ法により、Ｓ
ｉ，Ｃｕ又はＴｉを含む膜厚約０．５μｍのＡｌ合金膜
を形成した後、パターニングし、第１の配線層８を形成
する。続いて、ＣＶＤ法等によって、膜厚約１μｍのＰ
ＳＧ膜からなる層間絶縁膜９を形成した後、不図示のレ
ジスト膜をパターニングし、レジストパターンを形成す
る。このレジストパターンをマスクとして層間絶縁膜９
をエッチングし、例えば開口幅約0.5 μｍのビアホール
１０を第１の配線層８上に形成する（図１（ａ））。

【００１６】次に、ＷＦ₆等のＷのハロゲン化物を含む
反応ガスを用いたＣＶＤ法により、ビアホール１０の底
部の第１の配線層８上に選択的に形成し、ビアホール１
０内に埋込み部材１１を埋め込む（図１（ｂ））。

【００１７】次いで、膜厚約1000Åの非晶質シリコン層
（非晶質半導体層）１２を全面に形成する。ところで、
その方法として、ＣＶＤ法とスパッタリング法がある。
ＣＶＤ法の場合、SiH₄( シラン) あるいはSi₂H₆(ジ・シ
ラン) の還元反応によって非晶質シリコン層１２を成長
させるが、成長温度は、400 〜500 ℃が適している。ま
た、スパッタリング法の場合は、シリコンからなるター
ゲットをＡｒ等でスパッタリングすることにより、非晶
質シリコン層１２を形成する。

【００１８】次に、イオン注入法を用いて、ボロンやリ
ン，砒素等、III族またはＶ族の導電型不純物を非晶質
シリコン層１２にドープする。このとき、イオン注入の
ドーズ量は、１０¹⁴〜10¹⁶ｃｍ^-2程度、注入エネルギー
はイオン種が非晶質シリコン層１２を突き抜けない程度
とする（図１（ｃ））。なお、イオン注入後にイオン種
の活性化アニールを行ってはならない。６００℃程度以
上の熱処理を加えると、非晶質シリコン層１２が多結晶
化して、抵抗が下がってしまうからである。また、場合
によれば、非晶質シリコン層１２には導電型不純物をド
ープしなくてもよい。

【００１９】次に、フォトリソグラフィ法とドライエッ
チング法等とを用いて、全面に形成した非晶質シリコン
層１２をパターニングすることにより、非晶質シリコン
層12ａからなるアンチヒューズが完成する（図２
（ｄ））。

【００２０】次いで、第２の配線層３１を形成するため
に、先ず、膜厚約1000〜2000ÅのＴｉＮ膜またはＴｉＷ
膜からなるバリア導電体層１３をスパッタ法により、全
面に堆積する（図２（ｅ））。なお、このバリア導電体
層１３は非晶質シリコン層12ａが第２の配線層３１の導
電体層１４の中に溶出することを防ぐために形成され
る。

【００２１】次に、導電体層１４となるＳｉ，Ｃｕ又は
Ｔｉを含む膜厚約０．５μｍのＡｌ合金膜を全面に形成
する。続いて、フォトリソグラフィ法とエッチング法等
とを用いて、導電体層１４とバリア導電体層１３とを同
時にパターニングすると、バリア導電体層１３と導電体
層１４とからなる第２の配線層３１が形成される（図２
（ｆ））。

【００２２】以上のように、本発明の第１の実施例の半
導体装置においては、ビアホール１０に埋込み導電体１
１が埋込まれているため、第２の配線層３１が被覆しな
ければならない段差はほとんどない。このため、ビアホ
ール１０の開口幅の寸法に関係なく、第２の配線層３１
のカバレージ率は常に８０％程度以上を確保することが
できるので、従来のような段差での第２の配線層３１の
途切れ等が生じない。これにより、サブミクロンルー
ル、あるいはハーフミクロン以下のルールで形成されて
いるビアホールを介して、第１及び第２の配線層８，３
１間にアンチヒューズとしての非晶質シリコン層12ａを
形成することが可能となる。

【００２３】特に、埋込み導電体１１が第１の配線層８
と非晶質シリコン層12ａとの間に介在し、かつタングス
テンからなる高融点金属であるので、第１の配線層８と
非晶質シリコン層12ａとの間の相互拡散を防止すること
ができる。従って、製造工程上安定してアンチヒューズ
を形成することができる。

【００２４】また、実験的に確かめられたところによる
と、非晶質シリコン層12ａに導電型不純物が導入される
ことにより、導電型不純物が導入されない場合に比較し
て低抵抗状態時の抵抗値を小さくすることができる。更
に、非晶質シリコン層12ａをアニールすることにより第
１及び第２の配線間の高抵抗状態時での洩れ電流を減ら
すことができる。以上により、総合的に半導体装置の電
気的特性の向上を図ることができる。

【００２５】次に、以上のようにして形成されたアンチ
ヒューズの使用方法について述べる。初期状態では、第
１の配線層８と第２の配線層３１との間のアンチヒュー
ズの抵抗値は、１００ＭΩ程度と高く、実質的にオープ
ン状態となっている。

【００２６】次に、所定の箇所のアンチヒューズを導通
させるために、所定のアンチヒューズが存在する第１の
配線層８と第２の配線層３１との間に、１０Ｖ程度のパ
ルス電圧を印加すればよい。これにより、非晶質シリコ
ン層12ａの結晶性の状態が変化してポリシリコン化し、
第１の配線層８と第２の配線層３１との間の抵抗値は、
１００Ω程度にまで小さくなる。

【００２７】そして、いったんパルス電圧を印加した後
は、この抵抗値は下がらずに、半永久的に１００Ω程度
のままである。すなわち、アンチヒューズに書き込みが
行われたことになり、第１の配線層８と第２の配線層３
１が電気的に導通する。このようにして、集積回路の中
に多数形成された配線層間のアンチヒューズを導通させ
ることにより所望の論理を実現できる。

【００２８】なお、アンチヒューズの電気的特性は、ア
ンチヒューズの形成条件をコントロールすることによ
り、例えば以下のようにコントロールできる。即ち、非
晶質シリコン層12ａの膜厚を厚くすると、書込み電圧が
高くなる。例えば、膜厚１０００Åで１０Ｖの場合、１
３００Åにすると、１２Ｖになる。

【００２９】また、非晶質シリコン層12ａに不純物をド
ープすると書込み後の抵抗値が小さくなる。例えば、ノ
ンドープで１２０Ωの場合、リンをイオン注入すると、
９０Ω程度になる。書込み後の抵抗値は、イオン注入す
るイオン種、ドーズ量を変えることによりコントロール
できる。

【００３０】更に、書込み前の初期状態での漏れ電流を
小さくするために、非晶質シリコン層12ａの形成後の任
意の時点でアニールすることが望ましい。その温度は、
２５０℃〜５００℃程度、時間は１５〜４０粉程度、雰
囲気は窒素あるいは酸素あるいは水素あるいは窒素と水
素の混合雰囲気などである。アニール条件を調整するこ
とにより、漏れ電流を約２ケタ小さくすることが可能で
ある。なお、集積回路の形成プロセスには、通常、ウエ
ハを上記の条件でアニールする工程がもともと含まれて
いるのであるから、特別にアニール工程を追加する必要
はない。

【００３１】（２）第２の実施例図３に、本発明の第２の実施例を示す。第１の実施例と
異なるところは、第２の配線層の構造及び材質である。
即ち、第２の実施例では、第２の配線層２３の材質とし
て、高融点金属としてのタングステン（Ｗ）を使用して
いる。従って、第２の配線層２３の構造として、第１の
実施例のバリア導電体層１３を省略できる。なぜなら
ば、非晶質シリコン層12ａがＷからなる第２の配線層２
３の中に溶出することがないからである。

【００３２】第２の配線層２３を形成する場合、第１の
実施例の図２（ｄ）の工程の後、ＣＶＤ法、又は、スパ
ッタリング法によって全面に形成し、次にフォトリソグ
ラフィ法とエッチングによってパターニングする。な
お、図３の他の符号については、図１（ａ）〜（ｃ），
図２（ｄ）〜（ｆ）と同じ符号で示すものは図１（ａ）
〜（ｃ），図２（ｄ）〜（ｆ）と同じものを示す。

【００３３】なお、上記の第２の実施例では、第２の配
線層２３の材質としてＷを用いているが、モリブデン
（Ｍｏ）などの他の高融点金属を用いてもよい。（３）第３の実施例図４（ａ）〜（ｃ），図５（ｄ）〜（ｆ），図６（ｇ）
は、本発明の第３の実施例の半導体装置の製造方法につ
いて説明する断面図である。

【００３４】図６（ｇ）はアンチヒューズの作成後の半
導体装置を示しているが、第１及び第２の実施例では、
埋込み導電体１１が非晶質シリコン層12ａの下に埋込ま
れているのに対し、第３の実施例では、埋込み導電体20
ａが非晶質シリコン層19ａの上に埋込まれている。即
ち、アンチヒューズは、非晶質シリコン層19ａが第１の
配線層３２を構成する導電体層１５上のバリア導電体層
１６と、第２の配線層３３を構成する導電体層２２下の
バリア導電体層２１の下の埋込み導電体20ａとに挟まれ
た構造になっていることである。

【００３５】バリア導電体層１６は、非晶質シリコン層
19ａが、第１の配線層３２を構成するＡｌ合金からなる
導電体層１５中へ溶出することを防ぐために必要であ
る。バリア導電体層２１は非晶質シリコン層19ａが、第
２の配線層３３を構成するＡｌ合金からなる導電体層２
２の中へ溶出するのを防ぐために必要である。

【００３６】次に、上記の半導体装置を作成するための
製造方法について説明する。まず、不図示の半導体基板
上の下地絶縁膜７の上に、膜厚約０．５μｍのＡｌ合金
膜と膜厚約１０００℃〜２０００ÅのＴｉＮ膜またはＴ
ｉＷ膜とを、スパッタリング法によって全面に順次形成
した後、フォトリソグラフィ法とエッチングによってパ
ターニングを行い、第１の配線層３２を形成する。

【００３７】次に、ＣＶＤ法等によって、膜厚約１μｍ
の層間絶縁膜１７を全面に形成した後、フォトリソグラ
フィ法とエッチングによって、第１の配線層３２上の層
間絶縁膜１７にビアホール１８を形成する（図４
（ａ））。

【００３８】次いで、非晶質シリコン層（非晶質半導体
層）１９を全面に形成するが、その方法は、第１の実施
例に示した方法に従う（図４（ｂ））。次に、ＣＶＤ法
によってタングステン（Ｗ）膜２０を全面に成長させ
る。ここでは、ＷＦ₆の分解による全面成長法（ブラン
ケット成長法）を用いる（図４（ｃ））。

【００３９】次に、全面に形成されている非晶質シリコ
ン層１９とＷ膜２０とをエッチバックする。すなわち、
適当な時間の間、非晶質シリコン層１９とＷ膜２０とを
エッチングすることにより、層間絶縁膜１７の上の非晶
質シリコン層１９とＷ膜２０とを完全に除去し、なおか
つ第１の配線層３２の上のビアホール１８には、非晶質
シリコン層１９とＷ膜２０とを残すのである。これによ
り、図５（ｄ）に示しすように、ビアホール１８内にＷ
膜２０からなる埋込み導電体20ａが埋込まれる。

【００４０】次に、第２の配線層３３を形成するため
に、まず膜厚約１０００℃〜２０００ÅのＴｉＮ膜また
はＴｉＷ膜からなるバリア導電体層２１を、スパッタリ
ング法によって全面に形成する。続いて、導電体層２２
となる膜厚約０．５μｍのＡｌ合金膜をスパッタリング
法によって全面に形成し、パターニングすると半導体装
置が完成する。

【００４１】このようにして形成されたアンチヒューズ
の電気特性については、第１の実施例に示した内容と変
わるところはない。以上のように、本発明の第３の実施
例の半導体装置においては、ビアホール１８に埋込み導
電体20ａが埋込まれているため、ビアホール１８の開口
幅の寸法に関係なく、第２の配線層３３のカバレージ率
は常に８０％程度以上を確保することができるので、従
来のような段差での第２の配線層３３の途切れ等が生じ
ない。これにより、サブミクロンルール、あるいはハー
フミクロン以下のルールで形成されているビアホール１
８を介して、第１及び第２の配線層３２，３３間にアン
チヒューズとしての非晶質シリコン層19ａを形成するこ
とが可能となる。

【００４２】特に、第２の配線層３３と非晶質シリコン
層19ａとの間に介在する埋込み導電体20ａがタングステ
ンからなる高融点金属であるので、第２の配線層３３と
非晶質シリコン層19ａとの間の相互拡散を防止すること
ができる。従って、製造工程上安定してアンチヒューズ
を形成することができる。

【００４３】また、非晶質シリコン層19ａに導電型不純
物が導入されることにより、低抵抗状態時の抵抗値を小
さくすることができる。更に、非晶質シリコン層19ａを
アニールすることにより第１及び第２の配線層３２，３
３間の高抵抗状態時での洩れ電流を減らすことができ
る。以上により、総合的に半導体装置の電気的特性の向
上を図ることができる。

【００４４】

【発明の効果】以上のように、本発明の半導体装置及び
半導体装置の製造方法によれば、非晶質半導体層と埋込
み導電体とを組合わせて、第１及び第２の配線層の接続
部にアンチヒューズを形成することにより、配線接続部
のビアホールの開口幅に関係なく、第２の配線層ののカ
バレージ率を良好に保つことができる。従って、ビアホ
ールがハーフミクロンルールあるいはハーフミクロン以
下のルールで構成されていても、その中にアンチヒュー
ズを組込むことが可能になる。

【００４５】特に、埋込み導電体が第１又は第２の配線
層と非晶質半導体層との間に介在し、かつ高融点金属を
含む導電体であるので、第１又は第２の配線層と非晶質
半導体層との間の相互拡散を防止することができる。従
って、製造工程上安定してアンチヒューズを形成するこ
とができる。

【００４６】以上のことから、本発明により、高集積か
つ高速のＦＰＧＡ等ユーザプログラミング可能な論理デ
バイスを製造することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例について説明する断面図
（その１）である。

【図２】本発明の第１の実施例について説明する断面図
（その２）である。

【図３】本発明の第２の実施例について説明する断面図
である。

【図４】本発明の第３の実施例について説明する断面図
（その１）である。

【図５】本発明の第３の実施例について説明する断面図
（その２）である。

【図６】本発明の第３の実施例について説明する断面図
（その３）である。

【図７】従来例について説明する断面図である。

【符号の説明】

１，７基板、２，６導電体層、３，５，１３，１６，２１バリア導電体層、４非晶質シリコン層、８導電体層（第１の配線層）、９，１７，２６層間絶縁膜、１０，１８，２７ビアホール、１１埋込み導電体、１２，12ａ，１９，19ａ非晶質シリコン層（非晶質半
導体層）、１４，１５，２２導電体層、２０タングステン膜、 20ａ埋込み層、２３，２５，３１，３３第２の配線層、２４，３２第１の配線層。

Claims

【特許請求の範囲】

【請求項１】基板上に形成された第１の配線層と、該
第１の配線層を被覆して形成された層間絶縁膜と、該第
１の配線層上の層間絶縁膜に形成されたビアホールと、
前記ビアホールの底部の第１の配線層に接して、該ビア
ホールに埋め込まれた高融点金属を含む埋込み導電体
と、前記埋込み導電体と接し、かつ前記埋込み導電体を
被覆して形成された非晶質半導体膜と、該非晶質半導体
膜上に形成された第２の配線層とを有することを特徴と
する半導体装置。
【請求項２】基板上に形成された第１の配線層と、該
第１の配線層を被覆して形成された層間絶縁膜と、該第
１の配線層上の層間絶縁膜に形成されたビアホールと、
前記ビアホールの底部の第１の配線層に接し、かつ該第
１の配線層を被覆して形成された非晶質半導体層と、前
記非晶質半導体層に接し、かつ前記ビアホールに埋め込
まれた高融点金属を含む埋込み導電体と、前記埋込み導
電体に接して形成された第２の配線層とを有することを
特徴とする半導体装置。
【請求項３】前記第１の配線層であって、請求項１記
載の埋込み導電体と接する層又は請求項２記載の非晶質
半導体層と接する層は、高融点金属を含むバリア導電体
層であることを特徴とする請求項１又は請求項２に記載
の半導体装置。
【請求項４】前記第２の配線層であって、請求項１記
載の非晶質半導体層と接する層又は請求項２記載の埋込
み導電体と接する層は、高融点金属を含むバリア導電体
層であることを特徴とする請求項１，請求項２又は請求
項３に記載の半導体装置。
【請求項５】電気的方法によって非晶質半導体層を高
抵抗状態から低抵抗状態へ変化させることが可能な半導
体装置の製造方法において、基板上に第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜にビアホールを形成する工程と、前記ビアホールの底部の第１の配線層に接し、かつ該第
１の配線層を被覆して高融点金属を含む埋込み導電体を
前記ビアホールの中に埋込む工程と、前記埋込み導電体に接して非晶質半導体層を形成する工
程と、前記非晶質半導体層に接して第２の配線層を形成する工
程とを有することを特徴とする半導体装置の製造方法。
【請求項６】電気的方法によって非晶質半導体層を高
抵抗状態から低抵抗状態へ遷移させることが可能な半導
体装置を製造する方法において、基板上に第１の配線層を形成する工程と、前記第１の配線層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜にビアホールを形成する工程と、前記ビアホールの底部の第１の配線層に接し、かつ該第
１の配線層を被覆して非晶質半導体層を形成する工程
と、前記ビアホール内の非晶質半導体層に接して高融点金属
を含む埋込み導電体を前記ビアホールの中に埋込む工程
と、前記埋込み導電体に接して第２の配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項７】前記ビアホールの底部の第１の配線層上
に前記埋込み導電体を選択的に形成することにより、前
記埋込み導電体を前記ビアホールの中に埋込むことを特
徴とする請求項５又は請求項６記載の半導体装置の製造
方法。
【請求項８】化学気相成長（ＣＶＤ）法により導電膜
を全面に形成した後、エッチバックすることにより、前
記埋込み導電体を前記ビアホールの中に埋込むことを特
徴とする請求項５又は請求項６記載の半導体装置の製造
方法。
【請求項９】前記非晶質半導体層をアニールする工程
を有することを特徴とする請求項５，請求項６，請求項
７又は請求項８記載の半導体装置の製造方法。