JPH0590423A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0590423A JPH0590423A JP24866191A JP24866191A JPH0590423A JP H0590423 A JPH0590423 A JP H0590423A JP 24866191 A JP24866191 A JP 24866191A JP 24866191 A JP24866191 A JP 24866191A JP H0590423 A JPH0590423 A JP H0590423A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- silicon oxide
- insulating film
- silica
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 59
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 13
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000010931 gold Substances 0.000 claims abstract description 9
- 229910052737 gold Inorganic materials 0.000 claims abstract description 9
- 238000000576 coating method Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 150000003377 silicon compounds Chemical class 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】シリカ膜のエッチバックを不要とすることによ
り、層間絶縁膜の優れた平坦性を達成するとともに、下
層配線と上層配線との安定した伝奇的接続を実現する。 【構成】金膜からなる下層の配線３を含む表面に酸化シ
リコン膜４と塗布法により形成したシリカ膜５と酸化シ
リコン膜６を順次形成した後、バイアホール７を開孔
し、金膜からなる上層の配線８を形成して配線３，８を
接続する。 【効果】配線材料として金を用いることにより、シリカ
膜のエッチバックを必要とせず、層間絶縁膜の平坦性を
向上させる。
り、層間絶縁膜の優れた平坦性を達成するとともに、下
層配線と上層配線との安定した伝奇的接続を実現する。 【構成】金膜からなる下層の配線３を含む表面に酸化シ
リコン膜４と塗布法により形成したシリカ膜５と酸化シ
リコン膜６を順次形成した後、バイアホール７を開孔
し、金膜からなる上層の配線８を形成して配線３，８を
接続する。 【効果】配線材料として金を用いることにより、シリカ
膜のエッチバックを必要とせず、層間絶縁膜の平坦性を
向上させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
多層配線を有する半導体装置に関する。
多層配線を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の高密度化に伴ない配線の多
層化が進み、層間絶縁膜の平坦化が益々重要視されてき
ている。
層化が進み、層間絶縁膜の平坦化が益々重要視されてき
ている。
【０００３】図４（ａ）〜（ｆ）は従来の半導体装置の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【０００４】まず、図４（ａ）に示すように半導体基板
１の上に設けた絶縁膜２の上にアルミニウム配線９を選
択的に設ける。
１の上に設けた絶縁膜２の上にアルミニウム配線９を選
択的に設ける。
【０００５】次に、図４（ｂ）に示すように、アルミニ
ウム配線９を含む表面にプラズマＣＶＤ法により酸化シ
リコン膜４を堆積し、酸化シリコン膜４の上に塗布法に
よりシリコン化合物を含む塗布膜を形成した後４００℃
程度の熱処理を行ないシリカ膜５を形成する。
ウム配線９を含む表面にプラズマＣＶＤ法により酸化シ
リコン膜４を堆積し、酸化シリコン膜４の上に塗布法に
よりシリコン化合物を含む塗布膜を形成した後４００℃
程度の熱処理を行ないシリカ膜５を形成する。
【０００６】次に、図４（ｃ）に示すように、プラズマ
エッチング法によりシリカ膜５をエッチバックして、ア
ルミニウム配線９の上の酸化シリコン膜４の表面を露出
させる。
エッチング法によりシリカ膜５をエッチバックして、ア
ルミニウム配線９の上の酸化シリコン膜４の表面を露出
させる。
【０００７】次に、図４（ｄ）に示すように、プラズマ
ＣＶＤ法により酸化シリコン膜４を含む表面に酸化シリ
コン膜６を堆積する。
ＣＶＤ法により酸化シリコン膜４を含む表面に酸化シリ
コン膜６を堆積する。
【０００８】次に、図４（ｅ）に示すようにフォトリソ
グラフィー技術によりアルミニウム配線９上の酸化シリ
コン膜６，４を選択的に順次エッチングしてバイアホー
ル７を形成する。
グラフィー技術によりアルミニウム配線９上の酸化シリ
コン膜６，４を選択的に順次エッチングしてバイアホー
ル７を形成する。
【０００９】次に、図４（ｆ）に示すように、バイアホ
ール７を含む表面にアルミニウム膜を堆積したのちパタ
ーニングして上層のアルミニウム配線１０を形成する。
ール７を含む表面にアルミニウム膜を堆積したのちパタ
ーニングして上層のアルミニウム配線１０を形成する。
【００１０】このような多層配線構造は、シリカ膜５を
使用することにより、層間絶縁膜の平坦化が比較的優れ
た配線構造となっている。ここで、バイアホール７の側
面にシリカ膜５を露出させないことが必要であり、も
し、バイアホール７の側面にシリカ膜５が露出している
と。上層のアルミニウム配線１０を形成する際にシリカ
膜５から水分が放出されこの水分によりアルミニウム配
線９の表面が酸化されアルミニウム配線９とアルミニウ
ム配線１０の電気的接続が阻害される。
使用することにより、層間絶縁膜の平坦化が比較的優れ
た配線構造となっている。ここで、バイアホール７の側
面にシリカ膜５を露出させないことが必要であり、も
し、バイアホール７の側面にシリカ膜５が露出している
と。上層のアルミニウム配線１０を形成する際にシリカ
膜５から水分が放出されこの水分によりアルミニウム配
線９の表面が酸化されアルミニウム配線９とアルミニウ
ム配線１０の電気的接続が阻害される。
【００１１】
【発明が解決しようとする課題】この従来の半導体装置
では下層配線と上層配線の安定した電気的接続を得るた
めには、塗布法で形成したシリカ膜のエッチバックが不
可欠であった。そのために、製造工程の増加にとどまら
ず、層間絶縁膜の平坦性も多少犠牲にしているという欠
点がある。
では下層配線と上層配線の安定した電気的接続を得るた
めには、塗布法で形成したシリカ膜のエッチバックが不
可欠であった。そのために、製造工程の増加にとどまら
ず、層間絶縁膜の平坦性も多少犠牲にしているという欠
点がある。
【００１２】本発明の目的は上記欠点を排除し、シリカ
膜のエッチバックを不要とすることにより、製造工程の
短縮のみならず層間絶縁膜の優れた平坦性が達成できる
多層配線構造を提供することである。
膜のエッチバックを不要とすることにより、製造工程の
短縮のみならず層間絶縁膜の優れた平坦性が達成できる
多層配線構造を提供することである。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けた少くとも上面に金膜を有する下層
の配線と、前記配線を含む表面に設けた無機絶縁膜及び
塗布法により形成したシリカ膜との積層構造からなる層
間絶縁膜と、前記層間絶縁膜を開孔して設け且つ側面に
前記シリカ膜を露出させたバイアホールと、前記バイア
ホールの下層の配線と接続して設けた上層の配線とを備
えている。
半導体基板上に設けた少くとも上面に金膜を有する下層
の配線と、前記配線を含む表面に設けた無機絶縁膜及び
塗布法により形成したシリカ膜との積層構造からなる層
間絶縁膜と、前記層間絶縁膜を開孔して設け且つ側面に
前記シリカ膜を露出させたバイアホールと、前記バイア
ホールの下層の配線と接続して設けた上層の配線とを備
えている。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１６】まず、図１（ａ）に示すように、半導体基
板１の上に設けた絶縁膜２の上に金膜を１μｍの厚さに
堆積してパターニングし、下層の配線３を形成する。
板１の上に設けた絶縁膜２の上に金膜を１μｍの厚さに
堆積してパターニングし、下層の配線３を形成する。
【００１７】次に、図１（ｂ）に示すように、プラズマ
ＣＶＤ法により配線３を含む表面に酸化シリコン膜４を
０．２μｍの厚さに堆積した後塗布法により有機溶剤に
シリコン化合物を含む塗布膜を形成し、４００℃程度の
熱処理によりシリカ膜５を形成して表面を平坦化し、シ
リカ膜５の上にプラズマＣＶＤ法により酸化シリコン膜
６を０．２μｍの厚さに堆積する。
ＣＶＤ法により配線３を含む表面に酸化シリコン膜４を
０．２μｍの厚さに堆積した後塗布法により有機溶剤に
シリコン化合物を含む塗布膜を形成し、４００℃程度の
熱処理によりシリカ膜５を形成して表面を平坦化し、シ
リカ膜５の上にプラズマＣＶＤ法により酸化シリコン膜
６を０．２μｍの厚さに堆積する。
【００１８】次に、図１（ｃ）に示すように、フォトリ
ソグラフィー技術により配線３上の酸化シリコン膜６，
シリカ膜５，酸化シリコン膜４を選択的に順次開孔して
バイアホール７を形成する。
ソグラフィー技術により配線３上の酸化シリコン膜６，
シリカ膜５，酸化シリコン膜４を選択的に順次開孔して
バイアホール７を形成する。
【００１９】次に、図１（ｄ）に示すように、バイアホ
ール７を含む表面に金膜を堆積してパターニングし、バ
イアホール７の配線３と接続する上層の配線８を形成す
る。
ール７を含む表面に金膜を堆積してパターニングし、バ
イアホール７の配線３と接続する上層の配線８を形成す
る。
【００２０】このようにして形成された多層配線は、下
層の配線３が金膜であるために、上層の配線８の金膜を
形成する際にバイアホール７のシリカ膜５から水分が放
出されても配線３の表面が酸化されることはなく、配線
３と配線８の安定した電気的接続を実現している。しか
も、シリカ膜５のエッチバックを行なっていないので、
製造工程が短縮されるとともに層間絶縁膜の平坦性が非
常に優れた配線構造となっている。
層の配線３が金膜であるために、上層の配線８の金膜を
形成する際にバイアホール７のシリカ膜５から水分が放
出されても配線３の表面が酸化されることはなく、配線
３と配線８の安定した電気的接続を実現している。しか
も、シリカ膜５のエッチバックを行なっていないので、
製造工程が短縮されるとともに層間絶縁膜の平坦性が非
常に優れた配線構造となっている。
【００２１】図２は本発明の第２の実施例を示す半導体
チップの断面図、図３は本発明の第３の実施例を示す半
導体チップの断面図である。
チップの断面図、図３は本発明の第３の実施例を示す半
導体チップの断面図である。
【００２２】図２及び図３に示すように、第１の実施例
におけるシリカ膜５の上面に設けた酸化シリコン膜６又
は下面に設けた酸化シリコン膜４を省略した以外は第１
の実施例と同様の構成を有しており、工程が簡略される
利点がある。なお、下層の配線３は上面に金膜を有する
他の金属膜との積層構造を有するものでも良い。
におけるシリカ膜５の上面に設けた酸化シリコン膜６又
は下面に設けた酸化シリコン膜４を省略した以外は第１
の実施例と同様の構成を有しており、工程が簡略される
利点がある。なお、下層の配線３は上面に金膜を有する
他の金属膜との積層構造を有するものでも良い。
【００２３】
【発明の効果】以上説明したように本発明は、少くとも
上面に金膜を有する下層配線と、塗布法により形成した
シリカ膜との組合わせにより平坦性に優れ、且つ上層配
線との安定な電気的接続を有する多層配線を実現できる
という効果を有する。
上面に金膜を有する下層配線と、塗布法により形成した
シリカ膜との組合わせにより平坦性に優れ、且つ上層配
線との安定な電気的接続を有する多層配線を実現できる
という効果を有する。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
めの工程順に示した半導体チップの断面図。
【図２】本発明の第２の実施例を示す半導体チップの断
面図。
面図。
【図３】本発明の第３の実施例を示す半導体チップの断
面図。
面図。
【図４】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ 半導体基板 ２ 絶縁膜 ３，８ 配線 ４，６ 酸化シリコン膜 ５ シリカ膜 ７ バイアホール ９，１０ アルミニウム配線
Claims (1)
- 【請求項１】 半導体基板上に設けた少くとも上面に金
膜を有する下層の配線と、前記配線を含む表面に設けた
無機絶縁膜及び塗布法により形成したシリカ膜との積層
構造からなる層間絶縁膜と、前記層間絶縁膜を開孔して
設け且つ側面に前記シリカ膜を露出させたバイアホール
と、前記バイアホールの下層の配線と接続して設けた上
層の配線とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24866191A JPH0590423A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24866191A JPH0590423A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590423A true JPH0590423A (ja) | 1993-04-09 |
Family
ID=17181458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24866191A Pending JPH0590423A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590423A (ja) |
-
1991
- 1991-09-27 JP JP24866191A patent/JPH0590423A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5968953A (ja) | モノリシツク集積回路の製造方法 | |
| JP3123450B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0590423A (ja) | 半導体装置 | |
| JPH0230137A (ja) | 半導体装置の配線形成方法 | |
| JPH11251433A (ja) | 半導体装置およびその製法 | |
| JPH0612789B2 (ja) | 半導体装置 | |
| JP2850341B2 (ja) | 半導体装置の製造方法 | |
| JPS62155537A (ja) | 半導体装置の製造方法 | |
| JPH03248533A (ja) | 半導体集積回路装置 | |
| JPS61150237A (ja) | 多層配線を有する電子装置 | |
| JPS6146973B2 (ja) | ||
| JPH02151052A (ja) | 半導体装置の製造方法 | |
| JPS5932153A (ja) | 半導体装置の製造方法 | |
| JPH0669347A (ja) | 半導体装置の製造方法 | |
| JP2636753B2 (ja) | 半導体装置の製造方法 | |
| JPS60124950A (ja) | 多層配線構造を有する半導体装置 | |
| JP2758765B2 (ja) | 半導体装置の製造方法 | |
| JPH06349828A (ja) | 集積回路装置の製造方法 | |
| JPH05152444A (ja) | 半導体装置の製造方法 | |
| JPH0536842A (ja) | 多層配線形成法 | |
| JPH05109721A (ja) | 半導体集積回路 | |
| JPH05211144A (ja) | 半導体装置及びその製造方法 | |
| JPH03291936A (ja) | 半導体装置の製造方法 | |
| JPH06326197A (ja) | 半導体装置の製造方法 | |
| JPH0927492A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |