JPH0590939A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0590939A JPH0590939A JP3251349A JP25134991A JPH0590939A JP H0590939 A JPH0590939 A JP H0590939A JP 3251349 A JP3251349 A JP 3251349A JP 25134991 A JP25134991 A JP 25134991A JP H0590939 A JPH0590939 A JP H0590939A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 配線容量に起因する遅延を低減する。
【構成】 しきい値の異なる２個のインバータ２Ｂ及び
２Ｃを設け、これらに配線３からの電圧ＶA を入力す
る。さらにＶA を遅延させる遅延回路５を設ける。イン
バータ２Ｂ及び２Ｃの出力側にはそれぞれＮＭＯＳ６及
びＰＭＯＳ７、ＮＭＯＳ９及びＰＭＯＳ１０から構成さ
れるスイッチを設け、遅延回路５の出力及びその反転値
によりスイッチングする。遅延回路５の遅延時間は、イ
ンバータ２Ｂ及び２Ｃの出力がともに立ち上がり又は立
ち下がった直後に、スイッチングが行われるように設定
する。 【効果】 変化前のＶA に近いしきい値を有するインバ
ータの出力が回路から出力され、配線容量に起因する遅
延が低減する。
２Ｃを設け、これらに配線３からの電圧ＶA を入力す
る。さらにＶA を遅延させる遅延回路５を設ける。イン
バータ２Ｂ及び２Ｃの出力側にはそれぞれＮＭＯＳ６及
びＰＭＯＳ７、ＮＭＯＳ９及びＰＭＯＳ１０から構成さ
れるスイッチを設け、遅延回路５の出力及びその反転値
によりスイッチングする。遅延回路５の遅延時間は、イ
ンバータ２Ｂ及び２Ｃの出力がともに立ち上がり又は立
ち下がった直後に、スイッチングが行われるように設定
する。 【効果】 変化前のＶA に近いしきい値を有するインバ
ータの出力が回路から出力され、配線容量に起因する遅
延が低減する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路、特にＬＳ
Ｉ中の配線による遅延を低減する手段に関する。
Ｉ中の配線による遅延を低減する手段に関する。
【０００２】
【従来の技術】半導体回路、例えばＬＳＩにおいては、
基板上に形成した各素子を接続するためある程度の長さ
の配線が用いられる。
基板上に形成した各素子を接続するためある程度の長さ
の配線が用いられる。
【０００３】
【発明が解決しようとする課題】しかし、この配線が長
くなると静電容量が増大し、これが信号の遅延量を大き
くしてしまう。例えば図６に示されるように、同一半導
体基板上に形成された２個のインバータ１及び２を配線
３により接続する場合、この配線３が長いと大きな配線
容量４が発生する。
くなると静電容量が増大し、これが信号の遅延量を大き
くしてしまう。例えば図６に示されるように、同一半導
体基板上に形成された２個のインバータ１及び２を配線
３により接続する場合、この配線３が長いと大きな配線
容量４が発生する。
【０００４】この配線容量４は、配線３を伝達する信号
の波形をなだらかにし、遅延を発生させる。例えば図７
（ａ）に示されるようにインバータ１への入力電圧ＶIN
が立ち下がると、このインバータ１の出力は配線容量４
を有する配線３を介してインバータ２に入力される。こ
の入力端の電圧ＶA は配線容量４の作用によりなだらか
に上昇し、インバータ２の判別しきい値Ｖthをよぎった
時点で当該インバータ２の出力電圧ＶOUT が立ち下がり
Ｌ値となる。従って、出力電圧ＶOUT は、主に配線容量
４により定まる時間だけ入力電圧ＶINから遅延すること
となる。
の波形をなだらかにし、遅延を発生させる。例えば図７
（ａ）に示されるようにインバータ１への入力電圧ＶIN
が立ち下がると、このインバータ１の出力は配線容量４
を有する配線３を介してインバータ２に入力される。こ
の入力端の電圧ＶA は配線容量４の作用によりなだらか
に上昇し、インバータ２の判別しきい値Ｖthをよぎった
時点で当該インバータ２の出力電圧ＶOUT が立ち下がり
Ｌ値となる。従って、出力電圧ＶOUT は、主に配線容量
４により定まる時間だけ入力電圧ＶINから遅延すること
となる。
【０００５】また、インバータ１への入力電圧ＶINが立
ち上がった場合も、図７（ｂ）に示されるように同様の
遅延が発生する。
ち上がった場合も、図７（ｂ）に示されるように同様の
遅延が発生する。
【０００６】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、配線容量に起因す
る信号の遅延を低減し、比較的長い配線の使用を可能に
することを目的とする。
とを課題としてなされたものであり、配線容量に起因す
る信号の遅延を低減し、比較的長い配線の使用を可能に
することを目的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、配線により伝達されるディジタル
信号の値をそれぞれ異なる所定のしきい値により判別す
る第１及び第２の論理素子と、第１及び第２の論理素子
の出力を選択的に回路から出力させるスイッチと、前記
ディジタル信号の値が変化する際、第１及び第２の論理
素子のうち変化前のディジタル信号の値に近いしきい値
を有する素子の出力が回路出力となり、他方の素子の出
力値が変化した後に当該他方の素子の出力が回路出力と
なるよう、スイッチを制御する制御手段と、を含むこと
を特徴とする。
るために、本発明は、配線により伝達されるディジタル
信号の値をそれぞれ異なる所定のしきい値により判別す
る第１及び第２の論理素子と、第１及び第２の論理素子
の出力を選択的に回路から出力させるスイッチと、前記
ディジタル信号の値が変化する際、第１及び第２の論理
素子のうち変化前のディジタル信号の値に近いしきい値
を有する素子の出力が回路出力となり、他方の素子の出
力値が変化した後に当該他方の素子の出力が回路出力と
なるよう、スイッチを制御する制御手段と、を含むこと
を特徴とする。
【０００８】請求項２は、制御手段が、配線により伝達
されるディジタル信号を少なくとも当該ディジタル信号
の値の変化に応じて第１及び第２の論理素子の出力値が
変化するまで遅延させ、遅延されたディジタル信号によ
り前記他方の素子の出力が回路出力となるようスイッチ
を切り換える遅延回路を含むことを特徴とする。
されるディジタル信号を少なくとも当該ディジタル信号
の値の変化に応じて第１及び第２の論理素子の出力値が
変化するまで遅延させ、遅延されたディジタル信号によ
り前記他方の素子の出力が回路出力となるようスイッチ
を切り換える遅延回路を含むことを特徴とする。
【０００９】
【作用】本発明においては、配線により伝達されるディ
ジタル信号の値が第１及び第２の論理素子によりそれぞ
れ異なる所定のしきい値により判別される。すなわち、
制御手段は、第１及び第２の論理素子のうち変化前のデ
ィジタル信号の値に近いしきい値を有する素子の出力が
回路出力となるよう、スイッチを制御する。例えば、配
線により伝達されるディジタル信号が立ち上がる場合に
は低いしきい値を有する素子の出力が、立ち下がる場合
には高いしきい値を有する素子の出力が、それぞれ回路
出力となる。従って、立上がりの際と立ち下がりの際と
で異なるしきい値が用いられることとなり、ディジタル
信号の値が変化する際に配線容量によって生じる遅延が
低減される。
ジタル信号の値が第１及び第２の論理素子によりそれぞ
れ異なる所定のしきい値により判別される。すなわち、
制御手段は、第１及び第２の論理素子のうち変化前のデ
ィジタル信号の値に近いしきい値を有する素子の出力が
回路出力となるよう、スイッチを制御する。例えば、配
線により伝達されるディジタル信号が立ち上がる場合に
は低いしきい値を有する素子の出力が、立ち下がる場合
には高いしきい値を有する素子の出力が、それぞれ回路
出力となる。従って、立上がりの際と立ち下がりの際と
で異なるしきい値が用いられることとなり、ディジタル
信号の値が変化する際に配線容量によって生じる遅延が
低減される。
【００１０】請求項２においては、制御手段が遅延回路
により実現される。すなわち、ディジタル信号の値の変
化があった場合、第１及び第２の論理素子の出力値が共
に変化するまで、当該ディジタル信号が遅延され、この
遅延されたディジタル信号によりスイッチが制御され
る。これにより、簡素な回路構成で基板占有面積を大き
くすること無く、回路出力の切り換えが実現される。
により実現される。すなわち、ディジタル信号の値の変
化があった場合、第１及び第２の論理素子の出力値が共
に変化するまで、当該ディジタル信号が遅延され、この
遅延されたディジタル信号によりスイッチが制御され
る。これにより、簡素な回路構成で基板占有面積を大き
くすること無く、回路出力の切り換えが実現される。
【００１１】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図６に示される従来例と同様の
構成には同一の符号を付し、説明を省略する。
基づき説明する。なお、図６に示される従来例と同様の
構成には同一の符号を付し、説明を省略する。
【００１２】図１には、本発明の一実施例に係る半導体
回路の構成が示されている。この図に示される回路は、
配線３から電圧ＶA を入力するインバータとして２Ｂ及
び２Ｃを備えている。さらに、インバータ２Ｂ及び２Ｃ
と並列に４個のインバータから構成される遅延回路５が
接続されている。これらインバータ２Ｂ及び２Ｃ並びに
遅延回路５を構成するインバータの判別しきい値はそれ
ぞれ異なり、インバータ２Ｂのしきい値をＶthb 、遅延
回路５を構成するインバータのしきい値をＶth a 、イン
バータ２Ｃのしきい値をＶthc とすると、 Ｖthb ＞Ｖtha ＞Ｖthc のように設定されている。例えば電源電圧Ｖccが＋５Ｖ
の場合、Ｖthb は４Ｖ、Ｖtha は２．５Ｖ、Ｖthc は１
Ｖに設定する。
回路の構成が示されている。この図に示される回路は、
配線３から電圧ＶA を入力するインバータとして２Ｂ及
び２Ｃを備えている。さらに、インバータ２Ｂ及び２Ｃ
と並列に４個のインバータから構成される遅延回路５が
接続されている。これらインバータ２Ｂ及び２Ｃ並びに
遅延回路５を構成するインバータの判別しきい値はそれ
ぞれ異なり、インバータ２Ｂのしきい値をＶthb 、遅延
回路５を構成するインバータのしきい値をＶth a 、イン
バータ２Ｃのしきい値をＶthc とすると、 Ｖthb ＞Ｖtha ＞Ｖthc のように設定されている。例えば電源電圧Ｖccが＋５Ｖ
の場合、Ｖthb は４Ｖ、Ｖtha は２．５Ｖ、Ｖthc は１
Ｖに設定する。
【００１３】さらに、この実施例では、ソース、ドレイ
ン及びサブがそれぞれ接続されたＮＭＯＳ６及びＰＭＯ
Ｓ７が用いられている。このＮＭＯＳ６及びＰＭＯＳ７
のソースはインバータ２Ｂの出力側に接続されている。
一方で、遅延回路５の出力側にはインバータ８が設けら
れており、ＰＭＯＳ７のゲートにはインバータ８の出力
端が、ＮＭＯＳ６のゲートには遅延回路５の出力端が、
それぞれ接続されている。後述するように、このＮＭＯ
Ｓ６及びＰＭＯＳ７はスイッチを構成する。
ン及びサブがそれぞれ接続されたＮＭＯＳ６及びＰＭＯ
Ｓ７が用いられている。このＮＭＯＳ６及びＰＭＯＳ７
のソースはインバータ２Ｂの出力側に接続されている。
一方で、遅延回路５の出力側にはインバータ８が設けら
れており、ＰＭＯＳ７のゲートにはインバータ８の出力
端が、ＮＭＯＳ６のゲートには遅延回路５の出力端が、
それぞれ接続されている。後述するように、このＮＭＯ
Ｓ６及びＰＭＯＳ７はスイッチを構成する。
【００１４】同様に、この実施例では、ソース、ドレイ
ン及びサブがそれぞれ接続されたＮＭＯＳ９及びＰＭＯ
Ｓ１０が用いられている。このＮＭＯＳ９及びＰＭＯＳ
１０のソースはインバータ２Ｃの出力側に接続されてい
る。ＮＭＯＳ９のゲートにはインバータ８の出力端が、
ＰＭＯＳ１０のゲートには遅延回路５の出力端が、それ
ぞれ接続されている。このＮＭＯＳ９及びＰＭＯＳ１０
も後述するようにスイッチを構成する。
ン及びサブがそれぞれ接続されたＮＭＯＳ９及びＰＭＯ
Ｓ１０が用いられている。このＮＭＯＳ９及びＰＭＯＳ
１０のソースはインバータ２Ｃの出力側に接続されてい
る。ＮＭＯＳ９のゲートにはインバータ８の出力端が、
ＰＭＯＳ１０のゲートには遅延回路５の出力端が、それ
ぞれ接続されている。このＮＭＯＳ９及びＰＭＯＳ１０
も後述するようにスイッチを構成する。
【００１５】これら、ＮＭＯＳ６及びＰＭＯＳ７並びに
ＮＭＯＳ９及びＰＭＯＳ１０のドレインが、電圧ＶOUT
を出力する電極となる。なお、ＮＭＯＳとＰＭＯＳを対
で用いるのは、Ｈ，Ｌ両値を共に良好に伝達出力させる
ためである。
ＮＭＯＳ９及びＰＭＯＳ１０のドレインが、電圧ＶOUT
を出力する電極となる。なお、ＮＭＯＳとＰＭＯＳを対
で用いるのは、Ｈ，Ｌ両値を共に良好に伝達出力させる
ためである。
【００１６】図２には、この実施例の動作が示されてい
る。（ａ）は入力電圧ＶINの立ち下がり時、（ｂ）は立
上がり時の動作である。以下、この図に基づき本実施例
の動作を説明する。
る。（ａ）は入力電圧ＶINの立ち下がり時、（ｂ）は立
上がり時の動作である。以下、この図に基づき本実施例
の動作を説明する。
【００１７】まず、図２（ａ）に示される入力電圧ＶIN
の立ち下がりの動作においては、配線容量４により破線
のような波形となった電圧ＶA がインバータ２Ｂ、遅延
回路５及びインバータ２Ｃに入力される。先に述べたよ
うにインバータ２Ｂ及び２Ｃは異なるしきい値を有して
いるため、インバータ２Ｂの出力電圧ＶB 及びインバー
タ２Ｃの出力電圧ＶC はそれぞれ異なるタイミングで立
ち下がる。すなわち、ＶC はＶA がＶthc をよぎる時点
から立ち下がり、ＶB はＶA がＶthb をよぎる時点から
立ち下がる。Ｖthb ＞Ｖthc であるので、ＶC はＶB よ
り早く立ち下がりＬ値となる。
の立ち下がりの動作においては、配線容量４により破線
のような波形となった電圧ＶA がインバータ２Ｂ、遅延
回路５及びインバータ２Ｃに入力される。先に述べたよ
うにインバータ２Ｂ及び２Ｃは異なるしきい値を有して
いるため、インバータ２Ｂの出力電圧ＶB 及びインバー
タ２Ｃの出力電圧ＶC はそれぞれ異なるタイミングで立
ち下がる。すなわち、ＶC はＶA がＶthc をよぎる時点
から立ち下がり、ＶB はＶA がＶthb をよぎる時点から
立ち下がる。Ｖthb ＞Ｖthc であるので、ＶC はＶB よ
り早く立ち下がりＬ値となる。
【００１８】ところで、ＶC が立ち下がるより前の時点
では、遅延回路５の出力電圧はＬ値であり、インバータ
８の出力はＨ値となる。従って、ＮＭＯＳ９のゲートは
Ｈ値でありオン、ＰＭＯＳ１０のゲートはＬ値でありオ
ンしている。一方、ＮＭＯＳ６のゲートはＬ値でありオ
フ、ＰＭＯＳ７のゲートはＨ値でありオフしている（図
３参照）。この状態は、ＮＭＯＳ９及びＰＭＯＳ１０か
ら構成されるスイッチがオンしており、ＮＭＯＳ６及び
ＰＭＯＳ７から構成されるスイッチがオフしている状態
である。すなわち、この時点では、インバータ２Ｃの出
力電圧ＶC が、回路の出力電圧ＶOUT となる。
では、遅延回路５の出力電圧はＬ値であり、インバータ
８の出力はＨ値となる。従って、ＮＭＯＳ９のゲートは
Ｈ値でありオン、ＰＭＯＳ１０のゲートはＬ値でありオ
ンしている。一方、ＮＭＯＳ６のゲートはＬ値でありオ
フ、ＰＭＯＳ７のゲートはＨ値でありオフしている（図
３参照）。この状態は、ＮＭＯＳ９及びＰＭＯＳ１０か
ら構成されるスイッチがオンしており、ＮＭＯＳ６及び
ＰＭＯＳ７から構成されるスイッチがオフしている状態
である。すなわち、この時点では、インバータ２Ｃの出
力電圧ＶC が、回路の出力電圧ＶOUT となる。
【００１９】また、先に述べたように、Ｖthb ＞Ｖtha
＞Ｖthc に設定されているので、インバータ２Ｃの出力
がＬ値となった直後所定時間は電圧ＶC が回路の出力電
圧ＶOUT となる状態が続く。この状態は、ＶA がＶtha
をよぎってから遅延回路５の遅延時間を経過するまであ
るいはＶA がＶthb をよぎるまで継続する。この実施例
の場合、遅延回路５の遅延時間を十分長く設定し、ＶA
がＶthb をよぎってインバータ２Ｂが反転した後に遅延
回路５の出力が反転するようにしている。
＞Ｖthc に設定されているので、インバータ２Ｃの出力
がＬ値となった直後所定時間は電圧ＶC が回路の出力電
圧ＶOUT となる状態が続く。この状態は、ＶA がＶtha
をよぎってから遅延回路５の遅延時間を経過するまであ
るいはＶA がＶthb をよぎるまで継続する。この実施例
の場合、遅延回路５の遅延時間を十分長く設定し、ＶA
がＶthb をよぎってインバータ２Ｂが反転した後に遅延
回路５の出力が反転するようにしている。
【００２０】遅延回路５の出力が反転すると、ＮＭＯＳ
９及びＰＭＯＳ１０並びにＮＭＯＳ６及びＰＭＯＳ７の
オンオフ状態は反転し、ＮＭＯＳ９及びＰＭＯＳ１０か
ら構成されるスイッチがオフ、ＮＭＯＳ６及びＰＭＯＳ
７から構成されるスイッチがオンとなる（図４参照）。
この時点で、インバータ２Ｂの出力電圧ＶB が回路の出
力電圧ＶOUT となる。
９及びＰＭＯＳ１０並びにＮＭＯＳ６及びＰＭＯＳ７の
オンオフ状態は反転し、ＮＭＯＳ９及びＰＭＯＳ１０か
ら構成されるスイッチがオフ、ＮＭＯＳ６及びＰＭＯＳ
７から構成されるスイッチがオンとなる（図４参照）。
この時点で、インバータ２Ｂの出力電圧ＶB が回路の出
力電圧ＶOUT となる。
【００２１】次に、ＶINが立ち上がった場合、図２
（ｂ）に示される動作となる。この場合、電圧ＶA は破
線のような波形となり、また、Ｖthb ＞Ｖthc であるの
で、ＶB はＶC より早く立ち上がりＨ値となる。ＶB が
立ち上がる前の時点では、図２（ａ）の動作によって、
ＮＭＯＳ９及びＰＭＯＳ１０から構成されるスイッチが
オフ、ＮＭＯＳ６及びＰＭＯＳ７から構成されるスイッ
チがオンとなっており、ＶB がＶOUT として出力されて
いる。
（ｂ）に示される動作となる。この場合、電圧ＶA は破
線のような波形となり、また、Ｖthb ＞Ｖthc であるの
で、ＶB はＶC より早く立ち上がりＨ値となる。ＶB が
立ち上がる前の時点では、図２（ａ）の動作によって、
ＮＭＯＳ９及びＰＭＯＳ１０から構成されるスイッチが
オフ、ＮＭＯＳ６及びＰＭＯＳ７から構成されるスイッ
チがオンとなっており、ＶB がＶOUT として出力されて
いる。
【００２２】こののち、上述の遅延回路５の作用によっ
て、少なくともＶAがＶthc をよぎるまで、この出力状
態が維持される。遅延回路５の遅延時間はＶthc をよぎ
ってインバータ２Ｃが反転した後にその出力が反転する
よう設定されており、出力反転後はＶC がＶOUT として
出力される（図５参照）。
て、少なくともＶAがＶthc をよぎるまで、この出力状
態が維持される。遅延回路５の遅延時間はＶthc をよぎ
ってインバータ２Ｃが反転した後にその出力が反転する
よう設定されており、出力反転後はＶC がＶOUT として
出力される（図５参照）。
【００２３】このように、本実施例においては、配線容
量４により発生する遅延が低減される。例えば配線３に
より伝達される信号をしきい値Ｖtha のインバータ２に
入力した場合に比べ、しきい値の差Ｖthc −Ｖtha 又は
Ｖtha −Ｖthb に相当する時間だけ遅延時間を低減でき
る。また、この効果を配線３のレイアウトや本数等を変
更せずに得ることができ、遅延低減のために占有する基
板面積もさほど大きくならない。
量４により発生する遅延が低減される。例えば配線３に
より伝達される信号をしきい値Ｖtha のインバータ２に
入力した場合に比べ、しきい値の差Ｖthc −Ｖtha 又は
Ｖtha −Ｖthb に相当する時間だけ遅延時間を低減でき
る。また、この効果を配線３のレイアウトや本数等を変
更せずに得ることができ、遅延低減のために占有する基
板面積もさほど大きくならない。
【００２４】なお、遅延回路５の遅延時間は、先に述べ
たようにＶA がＶtha をよぎってからＶthc 又はＶthb
をよぎり、インバータ２Ｂ及びインバータ２Ｃの出力が
等しくなるまでの時間以上に設定する必要があるが、さ
らに、Ｖthc 又はＶthb をよぎったのちは早期に出力が
反転するように設定するのが好ましい。
たようにＶA がＶtha をよぎってからＶthc 又はＶthb
をよぎり、インバータ２Ｂ及びインバータ２Ｃの出力が
等しくなるまでの時間以上に設定する必要があるが、さ
らに、Ｖthc 又はＶthb をよぎったのちは早期に出力が
反転するように設定するのが好ましい。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
異なるしきい値の論理素子によりディジタル信号の値を
判別し、配線により伝達されるディジタル信号が立ち上
がり又は立ち下がる場合に、この立ち上がり又は立ち下
がり前のディジタル信号の値に近いしきい値を有する素
子の出力を回路出力とするようにしたため、配線容量に
よって生じる遅延が低減される。また、両素子の出力が
共に変化した後に回路出力の選択変更を行うようにした
ため、次にディジタル信号が立ち下がり又は立ち上がっ
た場合に迅速な動作が確保される。
異なるしきい値の論理素子によりディジタル信号の値を
判別し、配線により伝達されるディジタル信号が立ち上
がり又は立ち下がる場合に、この立ち上がり又は立ち下
がり前のディジタル信号の値に近いしきい値を有する素
子の出力を回路出力とするようにしたため、配線容量に
よって生じる遅延が低減される。また、両素子の出力が
共に変化した後に回路出力の選択変更を行うようにした
ため、次にディジタル信号が立ち下がり又は立ち上がっ
た場合に迅速な動作が確保される。
【００２６】また、請求項２によれば、制御手段を遅延
回路により構成するようにしたため、簡易な回路構成、
少ない基板占有面積で上記効果が得られる。
回路により構成するようにしたため、簡易な回路構成、
少ない基板占有面積で上記効果が得られる。
【図１】本発明の一実施例に係る半導体回路の構成を示
す回路図である。
す回路図である。
【図２】この実施例の動作を示すタイミングチャートで
あって、（ａ）はＶINの立ち下がり時、（ｂ）は立上が
り時の動作を示す図である。
あって、（ａ）はＶINの立ち下がり時、（ｂ）は立上が
り時の動作を示す図である。
【図３】ＶINが立ち下がる前後におけるオンオフ状態を
示す図である。
示す図である。
【図４】ＶINが立ち下がった後、及び立ち上がる前後に
おけるオンオフ状態を示す図である。
おけるオンオフ状態を示す図である。
【図５】ＶINが立ち上がった後におけるオンオフ状態を
示す図である。
示す図である。
【図６】従来の半導体回路における配線容量を示す図で
ある。
ある。
【図７】この配線容量による遅延の発生を示すタイミン
グチャートであって、（ａ）はＶINの立ち下がり時、
（ｂ）は立上がり時の動作を示す図である。
グチャートであって、（ａ）はＶINの立ち下がり時、
（ｂ）は立上がり時の動作を示す図である。
１，２Ｂ，２Ｃ，８ インバータ ３ 配線 ４ 配線容量 ５ 遅延回路 ６，９ ＮＭＯＳ ７，１０ ＰＭＯＳ ＶIN インバータ１への入力電圧 ＶA 配線により伝達された電圧 ＶB ，ＶC インバータ２Ｂ，２Ｃの出力電圧 Ｖtha 遅延回路のしきい値 Ｖthb ，Ｖthc インバータ２Ｂ，２Ｃのしきい値 ＶOUT 回路の出力電圧
Claims (2)
- 【請求項１】 半導体基板上に形成され、複数の素子を
接続する配線を有する半導体回路において、 配線により伝達されるディジタル信号の値をそれぞれ異
なる所定のしきい値により判別する第１及び第２の論理
素子と、 第１及び第２の論理素子の出力を選択的に回路から出力
させるスイッチと、 前記ディジタル信号の値が変化する際、第１及び第２の
論理素子のうち変化前のディジタル信号の値に近いしき
い値を有する素子の出力が回路出力となり、その後他方
の素子の出力値が変化した後に当該他方の素子の出力が
回路出力となるよう、スイッチを制御する制御手段と、 を含むことを特徴とする半導体回路。 - 【請求項２】 請求項１記載の半導体回路において、 制御手段が、 配線により伝達されるディジタル信号を少なくとも当該
ディジタル信号の値の変化に応じて第１及び第２の論理
素子の出力値が変化するまで遅延させ、遅延されたディ
ジタル信号により前記他方の素子の出力が回路出力とな
るようスイッチを切り換える遅延回路を含むことを特徴
とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251349A JPH0590939A (ja) | 1991-09-30 | 1991-09-30 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251349A JPH0590939A (ja) | 1991-09-30 | 1991-09-30 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590939A true JPH0590939A (ja) | 1993-04-09 |
Family
ID=17221509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3251349A Pending JPH0590939A (ja) | 1991-09-30 | 1991-09-30 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285208B1 (en) | 1998-01-26 | 2001-09-04 | Nec Corporation | Activation speed of signal wiring line in semiconductor integrated circuit |
-
1991
- 1991-09-30 JP JP3251349A patent/JPH0590939A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285208B1 (en) | 1998-01-26 | 2001-09-04 | Nec Corporation | Activation speed of signal wiring line in semiconductor integrated circuit |
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