JPH04219976A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04219976A JPH04219976A JP40441990A JP40441990A JPH04219976A JP H04219976 A JPH04219976 A JP H04219976A JP 40441990 A JP40441990 A JP 40441990A JP 40441990 A JP40441990 A JP 40441990A JP H04219976 A JPH04219976 A JP H04219976A
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- JP
- Japan
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- load
- delay time
- circuit
- output
- wiring
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- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置（
以下、ＬＳＩという）中、ゲートアレイ等、論理回路を
構成するに必要な素子を配列させたセルを設けて構成さ
れるＬＳＩに関する。
以下、ＬＳＩという）中、ゲートアレイ等、論理回路を
構成するに必要な素子を配列させたセルを設けて構成さ
れるＬＳＩに関する。
【０００２】
【従来の技術】従来、論理回路を構成するに必要な素子
を配列させたセルを設けて構成されるＬＳＩを使用して
得られる論理ＬＳＩを構成するＥＣＬ回路として、例え
ば、図５にその回路図を示すようなものが提案されてい
る。このＥＣＬ回路はバッファの例であって、図中、１
は入力信号ＳＩが入力される入力端子、２は基準電圧Ｖ
ＲＥＦが供給される基準電圧端子、３は電流切り換え回
路（ＣＭＬ回路）、４、５は出力回路、６、７はプルダ
ウン用の抵抗、８、９は出力端子、１０、１１は出力用
の配線であり、出力端子８及び９にはそれぞれ反転出力
信号ＳＯＸ及び非反転出力信号ＳＯが出力される。
を配列させたセルを設けて構成されるＬＳＩを使用して
得られる論理ＬＳＩを構成するＥＣＬ回路として、例え
ば、図５にその回路図を示すようなものが提案されてい
る。このＥＣＬ回路はバッファの例であって、図中、１
は入力信号ＳＩが入力される入力端子、２は基準電圧Ｖ
ＲＥＦが供給される基準電圧端子、３は電流切り換え回
路（ＣＭＬ回路）、４、５は出力回路、６、７はプルダ
ウン用の抵抗、８、９は出力端子、１０、１１は出力用
の配線であり、出力端子８及び９にはそれぞれ反転出力
信号ＳＯＸ及び非反転出力信号ＳＯが出力される。
【０００３】ここに、図６は、かかる従来のＥＣＬ回路
の出力回路４、５における遅延時間の負荷依存性、即ち
、負荷対遅延時間特性を示す図であり、この図から明ら
かなように、負荷が大きくなると、即ち、配線１０、１
１が長配線になると、遅延時間が大きくなってしまうと
いう問題点があった。
の出力回路４、５における遅延時間の負荷依存性、即ち
、負荷対遅延時間特性を示す図であり、この図から明ら
かなように、負荷が大きくなると、即ち、配線１０、１
１が長配線になると、遅延時間が大きくなってしまうと
いう問題点があった。
【０００４】そこでまた、従来、図７にその回路図を示
すようなＥＣＬ回路が提案されている。このＥＣＬ回路
は、プルダウン用の抵抗として抵抗６、７の他に、抵抗
１２、１３を余分に設けておき、これら抵抗６、７、１
２、１３を次のように使用するというものである。例え
ば、配線１０が短配線であり、大きな負荷駆動能力を必
要としない場合には、出力回路４においては抵抗６のみ
を使用する。これに対して、配線１０が長配線であり、
大きな負荷駆動能力を必要とする場合には、抵抗６、１
２を並列に接続して合成抵抗が小さくなるようする。出
力回路５においても同様である。なお、図７は、出力回
路４においてはプルダウン用の抵抗として抵抗６のみを
使用し、出力回路５においては２個の抵抗７、１３を並
列に接続した場合を示している。
すようなＥＣＬ回路が提案されている。このＥＣＬ回路
は、プルダウン用の抵抗として抵抗６、７の他に、抵抗
１２、１３を余分に設けておき、これら抵抗６、７、１
２、１３を次のように使用するというものである。例え
ば、配線１０が短配線であり、大きな負荷駆動能力を必
要としない場合には、出力回路４においては抵抗６のみ
を使用する。これに対して、配線１０が長配線であり、
大きな負荷駆動能力を必要とする場合には、抵抗６、１
２を並列に接続して合成抵抗が小さくなるようする。出
力回路５においても同様である。なお、図７は、出力回
路４においてはプルダウン用の抵抗として抵抗６のみを
使用し、出力回路５においては２個の抵抗７、１３を並
列に接続した場合を示している。
【０００５】このように、図７に示す従来のＥＣＬ回路
によれば、負荷が大きい場合には、プルダウン抵抗の値
を小さくして負荷駆動能力を大きくすることができるの
で、負荷が大きい場合においても、遅延時間を小さくす
ることができる。図８は、これを示す図であり、曲線Ｘ
はプルダウン抵抗が大きい場合（例えば、出力回路４に
おいてプルダウン抵抗として抵抗６のみを使用する場合
）、曲線Ｙはプルダウン抵抗が小さい場合（例えば、出
力回路４においてプルダウン抵抗として２個の抵抗６、
１２を並列に接続して使用する場合）を示している。
によれば、負荷が大きい場合には、プルダウン抵抗の値
を小さくして負荷駆動能力を大きくすることができるの
で、負荷が大きい場合においても、遅延時間を小さくす
ることができる。図８は、これを示す図であり、曲線Ｘ
はプルダウン抵抗が大きい場合（例えば、出力回路４に
おいてプルダウン抵抗として抵抗６のみを使用する場合
）、曲線Ｙはプルダウン抵抗が小さい場合（例えば、出
力回路４においてプルダウン抵抗として２個の抵抗６、
１２を並列に接続して使用する場合）を示している。
【０００６】
【発明が解決しようとする課題】このように、プルダウ
ン抵抗を小さくすると、負荷が大きい場合においても、
遅延時間を小さくすることができるが、反面、消費電力
が増加してしまうという問題点があった。本発明は、か
かる点に鑑み、消費電力を増大させることなく、負荷に
よる遅延時間を小さくした論理ＬＳＩを得ることができ
るようにしたＬＳＩを提供することを目的とする。
ン抵抗を小さくすると、負荷が大きい場合においても、
遅延時間を小さくすることができるが、反面、消費電力
が増加してしまうという問題点があった。本発明は、か
かる点に鑑み、消費電力を増大させることなく、負荷に
よる遅延時間を小さくした論理ＬＳＩを得ることができ
るようにしたＬＳＩを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によるＬＳＩは、
論理回路を構成するに必要な素子を配列させたセルを設
けて構成されるＬＳＩにおいて、負荷対遅延時間特性が
異なり、かつ、負荷対遅延時間特性図上、遅延時間特性
曲線が交差する複数の出力回路を構成するに必要な素子
を備え、前記複数の出力回路のいずれかを選択して構成
できるようなセルを設けて構成するというものである。
論理回路を構成するに必要な素子を配列させたセルを設
けて構成されるＬＳＩにおいて、負荷対遅延時間特性が
異なり、かつ、負荷対遅延時間特性図上、遅延時間特性
曲線が交差する複数の出力回路を構成するに必要な素子
を備え、前記複数の出力回路のいずれかを選択して構成
できるようなセルを設けて構成するというものである。
【０００８】
【作用】本発明においては、負荷対遅延時間特性が異な
り、かつ、負荷対遅延時間特性図上、遅延時間特性曲線
が交差する複数の出力回路を構成するに必要な素子を備
えているので、大きい負荷に対して、消費電力が小さく
、かつ、負荷駆動能力の大きい出力回路を構成すること
ができる。
り、かつ、負荷対遅延時間特性図上、遅延時間特性曲線
が交差する複数の出力回路を構成するに必要な素子を備
えているので、大きい負荷に対して、消費電力が小さく
、かつ、負荷駆動能力の大きい出力回路を構成すること
ができる。
【０００９】
【実施例】以下、図１〜図４を参照して、本発明の一実
施例につき説明する。なお、図１において図５に対応す
る部分には同一符号を付している。図１は、本実施例に
おいて設けられるセルの一例を回路的に示すものであり
、電流切り換え回路３に対して出力回路４、５、１４、
１５が設けられている。なお、出力回路４、１４は反転
出力信号ＳＯＸ用の出力回路であり、出力回路５、１５
は非反転出力信号ＳＯ用の出力回路である。また、出力
回路１４、１５は同一の回路構成である。そこで、本実
施例においては、負荷の大きさに応じて、例えば、図２
に示すようにＥＣＬ回路を構成する。
施例につき説明する。なお、図１において図５に対応す
る部分には同一符号を付している。図１は、本実施例に
おいて設けられるセルの一例を回路的に示すものであり
、電流切り換え回路３に対して出力回路４、５、１４、
１５が設けられている。なお、出力回路４、１４は反転
出力信号ＳＯＸ用の出力回路であり、出力回路５、１５
は非反転出力信号ＳＯ用の出力回路である。また、出力
回路１４、１５は同一の回路構成である。そこで、本実
施例においては、負荷の大きさに応じて、例えば、図２
に示すようにＥＣＬ回路を構成する。
【００１０】ここに、出力回路１４においては、入力信
号ＳＩがローレベル“Ｌ”の場合、ノード１６はハイレ
ベル“Ｈ”になり、この結果、反転出力信号ＳＯＸはハ
イレベル“Ｈ”となる。なお、この場合、ノード１７は
ローレベル“Ｌ”となる。その後、入力信号ＳＩがハイ
レベル“Ｈ”に反転すると、ノード１６はローレベル“
Ｌ”に反転し、この結果、反転出力信号ＳＯＸはローレ
ベル“Ｌ”に反転する。なお、この場合、ノード１７は
ローレベル“Ｌ”からハイレベル“Ｈ”に反転し、この
レベル変化がコンデンサ１８及び抵抗１９からなる微分
回路によって微分され、この微分出力（正の尖頭状のパ
ルス）がプルダウン・トランジスタ２０のゲートに供給
される。この結果、プルダウン・トランジスタ２０のＯ
Ｎ抵抗が急激に小さくなり、負荷、即ち、配線１０の寄
生容量に蓄積されている電荷が強制的に引き抜かれる。 かかる出力回路１４の負荷対遅延時間特性は図３に曲線
Ｚに示すようになる。出力回路１５についても同様であ
る。なお、曲線Ｘは、出力回路４、５の負荷対遅延時間
特性を示している。
号ＳＩがローレベル“Ｌ”の場合、ノード１６はハイレ
ベル“Ｈ”になり、この結果、反転出力信号ＳＯＸはハ
イレベル“Ｈ”となる。なお、この場合、ノード１７は
ローレベル“Ｌ”となる。その後、入力信号ＳＩがハイ
レベル“Ｈ”に反転すると、ノード１６はローレベル“
Ｌ”に反転し、この結果、反転出力信号ＳＯＸはローレ
ベル“Ｌ”に反転する。なお、この場合、ノード１７は
ローレベル“Ｌ”からハイレベル“Ｈ”に反転し、この
レベル変化がコンデンサ１８及び抵抗１９からなる微分
回路によって微分され、この微分出力（正の尖頭状のパ
ルス）がプルダウン・トランジスタ２０のゲートに供給
される。この結果、プルダウン・トランジスタ２０のＯ
Ｎ抵抗が急激に小さくなり、負荷、即ち、配線１０の寄
生容量に蓄積されている電荷が強制的に引き抜かれる。 かかる出力回路１４の負荷対遅延時間特性は図３に曲線
Ｚに示すようになる。出力回路１５についても同様であ
る。なお、曲線Ｘは、出力回路４、５の負荷対遅延時間
特性を示している。
【００１１】このように、出力回路１４、１５は、負荷
が小さい場合、遅延時間は出力回路４、５より大きいが
、負荷が大きくなると、遅延時間は出力回路４、５より
も小さくなる。しかも、これら出力回路１４、１５は、
出力回路４、５においてプルダウン用の抵抗６、７を小
さくして負荷駆動能力を大きくする場合に比較して、消
費電力は小さくて済む。
が小さい場合、遅延時間は出力回路４、５より大きいが
、負荷が大きくなると、遅延時間は出力回路４、５より
も小さくなる。しかも、これら出力回路１４、１５は、
出力回路４、５においてプルダウン用の抵抗６、７を小
さくして負荷駆動能力を大きくする場合に比較して、消
費電力は小さくて済む。
【００１２】そこで、本実施例においては、例えば、配
線１０が短配線である場合には、配線１０に対して出力
回路４を使用し、また、配線１０が長配線である場合に
は、配線１０に対して出力回路１４を使用するようにす
る。また、同様にして、配線１１が短配線である場合に
は、配線１１に対して出力回路５を使用し、また、配線
１１が長配線である場合には、配線１１に対して出力回
路１５を使用するようにする。このようにする場合には
、図４に実線Ｗで示すような負荷対遅延時間特性を得る
ことができる。なお、図２においては、配線１０に対し
ては、出力回路１４を使用し、また、配線１１に対して
は、出力回路５を使用した例である。
線１０が短配線である場合には、配線１０に対して出力
回路４を使用し、また、配線１０が長配線である場合に
は、配線１０に対して出力回路１４を使用するようにす
る。また、同様にして、配線１１が短配線である場合に
は、配線１１に対して出力回路５を使用し、また、配線
１１が長配線である場合には、配線１１に対して出力回
路１５を使用するようにする。このようにする場合には
、図４に実線Ｗで示すような負荷対遅延時間特性を得る
ことができる。なお、図２においては、配線１０に対し
ては、出力回路１４を使用し、また、配線１１に対して
は、出力回路５を使用した例である。
【００１３】このように、本実施例によれば、大きな負
荷に対して、消費電力が小さく、かつ、負荷駆動能力の
大きい出力回路を有してなるＥＣＬ回路を構成すること
ができる。
荷に対して、消費電力が小さく、かつ、負荷駆動能力の
大きい出力回路を有してなるＥＣＬ回路を構成すること
ができる。
【００１４】
【発明の効果】以上のように、本発明によれば、負荷対
遅延時間特性が異なり、かつ、負荷対遅延時間特性図上
、遅延時間特性曲線が交差する複数の出力回路を構成す
るに必要な素子を備え、これら複数の出力回路のいずれ
かを選択して構成できるようなセルを設けているので、
大きい負荷に対して、消費電力が小さく、かつ、負荷駆
動能力の大きい出力回路を構成することができ、この結
果、消費電力を増大させることなく、負荷による遅延時
間を小さくした論理ＬＳＩを得ることができる。
遅延時間特性が異なり、かつ、負荷対遅延時間特性図上
、遅延時間特性曲線が交差する複数の出力回路を構成す
るに必要な素子を備え、これら複数の出力回路のいずれ
かを選択して構成できるようなセルを設けているので、
大きい負荷に対して、消費電力が小さく、かつ、負荷駆
動能力の大きい出力回路を構成することができ、この結
果、消費電力を増大させることなく、負荷による遅延時
間を小さくした論理ＬＳＩを得ることができる。
【図１】本発明の一実施例に設けられるセルの一例を回
路的に示す図である。
路的に示す図である。
【図２】図１に示すセルに設けられている素子によって
構成したＥＣＬ回路の一例を示す図である。
構成したＥＣＬ回路の一例を示す図である。
【図３】図１に示す出力回路の負荷対遅延時間特性を示
す図である。
す図である。
【図４】図１に示す出力回路を使い分けることによって
得られる負荷対遅延時間特性を示す図である。
得られる負荷対遅延時間特性を示す図である。
【図５】論理回路を構成するに必要な素子を配列させた
セルを設けて構成される従来のＬＳＩを使用して得られ
る論理ＬＳＩを構成するＥＣＬ回路の一例を示す図であ
る。
セルを設けて構成される従来のＬＳＩを使用して得られ
る論理ＬＳＩを構成するＥＣＬ回路の一例を示す図であ
る。
【図６】図５のＥＣＬ回路を構成する出力回路の負荷対
遅延時間特性を示す図である。
遅延時間特性を示す図である。
【図７】論理回路を構成するに必要な素子を配列させた
セルを設けて構成される従来のＬＳＩを使用して得られ
る論理ＬＳＩを構成するＥＣＬ回路の他の例を示す図で
ある。
セルを設けて構成される従来のＬＳＩを使用して得られ
る論理ＬＳＩを構成するＥＣＬ回路の他の例を示す図で
ある。
【図８】図７のＥＣＬ回路を構成する出力回路の負荷対
遅延時間特性を示す図である。
遅延時間特性を示す図である。
３ 電流切り換え回路
４、５、１４、１５ 出力回路
Claims (1)
- 【請求項１】論理回路を構成するに必要な素子を配列さ
せたセルを設けて構成される半導体集積回路装置におい
て、負荷対遅延時間特性が異なり、かつ、負荷対遅延時
間特性図上、遅延時間特性曲線が交差する複数の出力回
路を構成するに必要な素子を備え、前記複数の出力回路
のいずれかを選択して構成できるようにされているセル
を設けていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40441990A JPH04219976A (ja) | 1990-12-20 | 1990-12-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40441990A JPH04219976A (ja) | 1990-12-20 | 1990-12-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219976A true JPH04219976A (ja) | 1992-08-11 |
Family
ID=18514095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40441990A Withdrawn JPH04219976A (ja) | 1990-12-20 | 1990-12-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219976A (ja) |
-
1990
- 1990-12-20 JP JP40441990A patent/JPH04219976A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |