JPH0590948A - エミツタ・カツプルド・ロジツク回路 - Google Patents
エミツタ・カツプルド・ロジツク回路Info
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- JPH0590948A JPH0590948A JP24968291A JP24968291A JPH0590948A JP H0590948 A JPH0590948 A JP H0590948A JP 24968291 A JP24968291 A JP 24968291A JP 24968291 A JP24968291 A JP 24968291A JP H0590948 A JPH0590948 A JP H0590948A
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Abstract
(57)【要約】
【目的】 エミッタ・カップルド・ロジック回路の入力
信号端子から出力信号端子までの信号遅延時間を小さく
する。 【構成】 第１の電源Ｖ１と第２の電源Ｖ２の間に互い
に直列に接続された第４および第５の電源電流制限素子
Ｒ４，Ｒ５と、ベース、エミッタ、コレクタがそれぞれ
第４と第５の電源電流制限素子Ｒ４，Ｒ５の接続点、第
３のトランジスタＱ３のベース、第２の電源Ｖ２に接続
されている第４のトランジスタＱ４と、入力信号端子Ｉ
１と第４のトランジスタＱ４のベースの間に接続されて
いるコンデンサＣ１とが従来のエミッタ・カップルド・
ロジック回路に付加されている。
信号端子から出力信号端子までの信号遅延時間を小さく
する。 【構成】 第１の電源Ｖ１と第２の電源Ｖ２の間に互い
に直列に接続された第４および第５の電源電流制限素子
Ｒ４，Ｒ５と、ベース、エミッタ、コレクタがそれぞれ
第４と第５の電源電流制限素子Ｒ４，Ｒ５の接続点、第
３のトランジスタＱ３のベース、第２の電源Ｖ２に接続
されている第４のトランジスタＱ４と、入力信号端子Ｉ
１と第４のトランジスタＱ４のベースの間に接続されて
いるコンデンサＣ１とが従来のエミッタ・カップルド・
ロジック回路に付加されている。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に反
転出力および／または非反転出力を行うエミッタ・カッ
プルド・ロジック回路に関する。
転出力および／または非反転出力を行うエミッタ・カッ
プルド・ロジック回路に関する。
【０００２】
【従来の技術】図７は、非反転出力を行うエミッタ・カ
ップルド・ロジック回路の従来例（特公昭６４−７８０
１８号）の回路図である。
ップルド・ロジック回路の従来例（特公昭６４−７８０
１８号）の回路図である。
【０００３】このエミッタ・カップルド・ロジック回路
は、第１および第２の電源Ｖ１，Ｖ２と、入力信号端子
Ｉ１と、基準電圧端子Ｉ２と、非反転出力信号端子Ｏ１
と、一端がいずれも第１の電源Ｖ１に接続されている第
１および第２の電源電流制限素子Ｒ１，Ｒ２と、一端が
第２の電源Ｖ２に接続されている定電流源Ｔ１と、一端
が第２の電源Ｖ２に接続されている第３の電源電流制限
素子Ｒ３と、ベース、コレクタ、エミッタがそれぞれ入
力信号端子Ｉ１、第１の電源電流制限素子Ｒ１の他端、
定電流源Ｔ１の他端に接続されている第１のトランジス
タＱ１と、ベース、コレクタ、エミッタがそれぞれ基準
電圧端子Ｉ２、第２の電源電流制限素子Ｒ２の他端、定
電流源Ｔ１の他端に接続され、第１のトランジスタＱ１
とでカレントスイッチを構成する第２のトランジスタＱ
２と、ベース、コレクタ、エミッタがそれぞれ第２のト
ランジスタＱ２のコレクタ、第１の電源Ｖ１、非反転出
力信号端子Ｏ１および第３の電源電流制限素子Ｒ３の他
端に接続され、第２のトランジスタＱ２の遮断によって
導通し、非反転出力信号端子Ｏ１の出力信号レベルを立
ち上げる、エミッタフォロワー構成の第３のトランジス
タＱ３より構成されている。
は、第１および第２の電源Ｖ１，Ｖ２と、入力信号端子
Ｉ１と、基準電圧端子Ｉ２と、非反転出力信号端子Ｏ１
と、一端がいずれも第１の電源Ｖ１に接続されている第
１および第２の電源電流制限素子Ｒ１，Ｒ２と、一端が
第２の電源Ｖ２に接続されている定電流源Ｔ１と、一端
が第２の電源Ｖ２に接続されている第３の電源電流制限
素子Ｒ３と、ベース、コレクタ、エミッタがそれぞれ入
力信号端子Ｉ１、第１の電源電流制限素子Ｒ１の他端、
定電流源Ｔ１の他端に接続されている第１のトランジス
タＱ１と、ベース、コレクタ、エミッタがそれぞれ基準
電圧端子Ｉ２、第２の電源電流制限素子Ｒ２の他端、定
電流源Ｔ１の他端に接続され、第１のトランジスタＱ１
とでカレントスイッチを構成する第２のトランジスタＱ
２と、ベース、コレクタ、エミッタがそれぞれ第２のト
ランジスタＱ２のコレクタ、第１の電源Ｖ１、非反転出
力信号端子Ｏ１および第３の電源電流制限素子Ｒ３の他
端に接続され、第２のトランジスタＱ２の遮断によって
導通し、非反転出力信号端子Ｏ１の出力信号レベルを立
ち上げる、エミッタフォロワー構成の第３のトランジス
タＱ３より構成されている。
【０００４】この従来のエミッタ・カップルド・ロジッ
ク回路では、入力信号端子Ｉ１に入力される入力電圧レ
ベルと基準電圧レベルのいずれか一方の高い電圧レベル
に接続されている第１または第２のトランジスタＱ１，
Ｑ２のスイッチ動作により、電流を第１または第２の電
源電流制限素子Ｒ１，Ｒ２に流し、この電流により出力
信号端子Ｏ１の電圧レベルが決まる。
ク回路では、入力信号端子Ｉ１に入力される入力電圧レ
ベルと基準電圧レベルのいずれか一方の高い電圧レベル
に接続されている第１または第２のトランジスタＱ１，
Ｑ２のスイッチ動作により、電流を第１または第２の電
源電流制限素子Ｒ１，Ｒ２に流し、この電流により出力
信号端子Ｏ１の電圧レベルが決まる。
【０００５】
【発明が解決しようとする課題】上述した従来のエミッ
タ・カップルド・ロジック回路は、カレントスイッチに
電流を多く流しており、カレントスイッチに流れる電流
を少なくすると、入力信号端子から出力信号端子までの
信号遅延時間が大きくなるという欠点があった。
タ・カップルド・ロジック回路は、カレントスイッチに
電流を多く流しており、カレントスイッチに流れる電流
を少なくすると、入力信号端子から出力信号端子までの
信号遅延時間が大きくなるという欠点があった。
【０００６】本発明の目的は、入力信号端子から出力信
号端子までの信号遅延時間が小さいエミッタ・カップル
ド・ロジック回路を提供することである。
号端子までの信号遅延時間が小さいエミッタ・カップル
ド・ロジック回路を提供することである。
【０００７】
【課題を解決するための手段】本発明の第１のエミッタ
・カップルド・ロジック回路は、第１および第２の電源
と、入力信号端子と、基準電圧端子と、非反転出力信号
端子と、一端がいずれも第１の電源に接続されている第
１および第２の電源電流制限素子と、一端が第２の電源
に接続されている定電流源と、一端が第２の電源に接続
されている第３の電源電流制限素子と、ベース、コレク
タ、エミッタがそれぞれ前記入力信号端子、第１の電源
電流制限素子の他端、前記定電流源の他端に接続されて
いる第１のトランジスタと、ベース、コレクタ、エミッ
タがそれぞれ前記基準電圧端子、第２の電源電流制限素
子の他端、前記定電流源の他端に接続され、第１のトラ
ンジスタとでカレントスイッチを構成する第２のトラン
ジスタと、ベース、コレクタ、エミッタがそれぞれ第２
のトランジスタのコレクタ、第１の電源、前記非反転出
力信号端子および第３の電源電流制限素子の他端に接続
され、第２のトランジスタの遮断によって導通し、前記
出力信号端子の出力信号レベルを立ち上げる、エミッタ
フォロワー構成の第３のトランジスタよりなるエミッタ
・カップルド・ロジック回路において、第１の電源と第
２の電源の間に互いに直列に接続された第４および第５
の電源電流制限素子と、ベース、エミッタ、コレクタが
それぞれ第４と第５の電源電流制限素子の接続点、第３
のトランジスタのベース、第２の電源に接続されている
第４のトランジスタと、前記入力信号端子と第４のトラ
ンジスタのベースの間に接続されているコンデンサとを
有することを特徴とする。
・カップルド・ロジック回路は、第１および第２の電源
と、入力信号端子と、基準電圧端子と、非反転出力信号
端子と、一端がいずれも第１の電源に接続されている第
１および第２の電源電流制限素子と、一端が第２の電源
に接続されている定電流源と、一端が第２の電源に接続
されている第３の電源電流制限素子と、ベース、コレク
タ、エミッタがそれぞれ前記入力信号端子、第１の電源
電流制限素子の他端、前記定電流源の他端に接続されて
いる第１のトランジスタと、ベース、コレクタ、エミッ
タがそれぞれ前記基準電圧端子、第２の電源電流制限素
子の他端、前記定電流源の他端に接続され、第１のトラ
ンジスタとでカレントスイッチを構成する第２のトラン
ジスタと、ベース、コレクタ、エミッタがそれぞれ第２
のトランジスタのコレクタ、第１の電源、前記非反転出
力信号端子および第３の電源電流制限素子の他端に接続
され、第２のトランジスタの遮断によって導通し、前記
出力信号端子の出力信号レベルを立ち上げる、エミッタ
フォロワー構成の第３のトランジスタよりなるエミッタ
・カップルド・ロジック回路において、第１の電源と第
２の電源の間に互いに直列に接続された第４および第５
の電源電流制限素子と、ベース、エミッタ、コレクタが
それぞれ第４と第５の電源電流制限素子の接続点、第３
のトランジスタのベース、第２の電源に接続されている
第４のトランジスタと、前記入力信号端子と第４のトラ
ンジスタのベースの間に接続されているコンデンサとを
有することを特徴とする。
【０００８】本発明の第２のエミッタ・カップルド・ロ
ジック回路は、第１および第２の電源と、入力信号端子
と、基準電圧端子と、反転出力信号端子と、一端がいず
れも第１の電源に接続されている第１および第２の電源
電流制限素子と、一端が第２の電源に接続されている定
電流源と、一端が第２の電源に接続されている第３の電
源電流制限素子と、ベース、コレクタ、エミッタがそれ
ぞれ前記入力信号端子、第１の電源電流制限素子の他
端、前記定電流源の他端に接続されている第１のトラン
ジスタと、ベース、コレクタ、エミッタがそれぞれ前記
基準電圧端子、第２の電源電流制限素子の他端、前記定
電流源の他端に接続され、第１のトランジスタとでカレ
ントスイッチを構成する第２のトランジスタと、ベー
ス、コレクタ、エミッタがそれぞれ第１のトランジスタ
のコレクタ、第１の電源、前記反転出力信号端子および
第３の電源電流制限素子の他端に接続され、第１のトラ
ンジスタの導通によって遮断し、前記反転出力信号端子
の出力信号レベルを立ち下げる、エミッタフォロワー構
成の第３のトランジスタよりなるエミッタ・カップルド
・ロジック回路において、第１の電源と第２の電源の間
に互いに直列に接続された第４および第５の電源電流制
限素子と、ベース、エミッタ、コレクタがそれぞれ第４
と第５の電源電流制限素子の接続点、第３のトランジス
タのベース、第２の電源に接続されている第４のトラン
ジスタと、前記入力信号端子と第４のトランジスタのベ
ースの間に接続されているコンデンサとを有することを
特徴とする。
ジック回路は、第１および第２の電源と、入力信号端子
と、基準電圧端子と、反転出力信号端子と、一端がいず
れも第１の電源に接続されている第１および第２の電源
電流制限素子と、一端が第２の電源に接続されている定
電流源と、一端が第２の電源に接続されている第３の電
源電流制限素子と、ベース、コレクタ、エミッタがそれ
ぞれ前記入力信号端子、第１の電源電流制限素子の他
端、前記定電流源の他端に接続されている第１のトラン
ジスタと、ベース、コレクタ、エミッタがそれぞれ前記
基準電圧端子、第２の電源電流制限素子の他端、前記定
電流源の他端に接続され、第１のトランジスタとでカレ
ントスイッチを構成する第２のトランジスタと、ベー
ス、コレクタ、エミッタがそれぞれ第１のトランジスタ
のコレクタ、第１の電源、前記反転出力信号端子および
第３の電源電流制限素子の他端に接続され、第１のトラ
ンジスタの導通によって遮断し、前記反転出力信号端子
の出力信号レベルを立ち下げる、エミッタフォロワー構
成の第３のトランジスタよりなるエミッタ・カップルド
・ロジック回路において、第１の電源と第２の電源の間
に互いに直列に接続された第４および第５の電源電流制
限素子と、ベース、エミッタ、コレクタがそれぞれ第４
と第５の電源電流制限素子の接続点、第３のトランジス
タのベース、第２の電源に接続されている第４のトラン
ジスタと、前記入力信号端子と第４のトランジスタのベ
ースの間に接続されているコンデンサとを有することを
特徴とする。
【０００９】本発明の第３のエミッタ・カップルド・ロ
ジック回路は、第１および第２の電源と、入力信号端子
と、基準電圧端子と、非反転出力信号端子と、反転出力
端子と、一端がいずれも第１の電源に接続されている第
１および第２の電源電流制限素子と、一端が第２の電源
に接続されている定電流源と、一端が第２の電源に接続
されている第３の電源電流制限素子と、ベース、コレク
タ、エミッタがそれぞれ前記入力信号端子、第１の電源
電流制限素子の他端、前記定電流源の他端に接続されて
いる第１のトランジスタと、ベース、コレクタ、エミッ
タがそれぞれ前記基準電圧端子、第２の電源電流制限素
子の他端、前記定電流源の他端に接続され、第１のトラ
ンジスタとでカレントスイッチを構成する第２のトラン
ジスタと、ベース、コレクタ、エミッタがそれぞれ第２
のトランジスタのコレクタ、第１の電源、前記非反転出
力信号端子および第３の電源電流制限素子の他端に接続
され、第２のトランジスタの遮断によって導通し、前記
非反転出力信号端子の出力信号レベルを立ち上げる、エ
ミッタフォロワー構成の第３のトランジスタと、ベー
ス、コレクタ、エミッタがそれぞれ第１のトランジスタ
のコレクタ、第１の電源、前記反転出力信号端子および
第３の電源電流制限素子の他端に接続され、第１のトラ
ンジスタの導通によって遮断し、前記反転出力信号端子
の出力信号レベルを立ち下げる、エミッタフォロワー構
成の第４のトランジスタよりなるエミッタ・カップルド
・ロジック回路において、第１の電源と第２の電源の間
に互いに直列に接続されている第４および第５の電源電
流制限素子と、ベース、エミッタ、コレクタがそれぞれ
第４と第５の電源電流制限素子の接続点、第３のトラン
ジスタのベース、第２の電源に接続されている第５のト
ランジスタと、前記入力信号端子と第５のトランジスタ
のベースの間に接続されている第１のコンデンサと、ベ
ース、エミッタ、コレクタがそれぞれ第４と第５の電源
電流制限素子の接続点、第４のトランジスタのベース、
第２の電源に接続されている第６のトランジスタと、前
記入力信号端子と第６のトランジスタのベースの間に接
続されている第２のコンデンサとを有することを特徴と
する。
ジック回路は、第１および第２の電源と、入力信号端子
と、基準電圧端子と、非反転出力信号端子と、反転出力
端子と、一端がいずれも第１の電源に接続されている第
１および第２の電源電流制限素子と、一端が第２の電源
に接続されている定電流源と、一端が第２の電源に接続
されている第３の電源電流制限素子と、ベース、コレク
タ、エミッタがそれぞれ前記入力信号端子、第１の電源
電流制限素子の他端、前記定電流源の他端に接続されて
いる第１のトランジスタと、ベース、コレクタ、エミッ
タがそれぞれ前記基準電圧端子、第２の電源電流制限素
子の他端、前記定電流源の他端に接続され、第１のトラ
ンジスタとでカレントスイッチを構成する第２のトラン
ジスタと、ベース、コレクタ、エミッタがそれぞれ第２
のトランジスタのコレクタ、第１の電源、前記非反転出
力信号端子および第３の電源電流制限素子の他端に接続
され、第２のトランジスタの遮断によって導通し、前記
非反転出力信号端子の出力信号レベルを立ち上げる、エ
ミッタフォロワー構成の第３のトランジスタと、ベー
ス、コレクタ、エミッタがそれぞれ第１のトランジスタ
のコレクタ、第１の電源、前記反転出力信号端子および
第３の電源電流制限素子の他端に接続され、第１のトラ
ンジスタの導通によって遮断し、前記反転出力信号端子
の出力信号レベルを立ち下げる、エミッタフォロワー構
成の第４のトランジスタよりなるエミッタ・カップルド
・ロジック回路において、第１の電源と第２の電源の間
に互いに直列に接続されている第４および第５の電源電
流制限素子と、ベース、エミッタ、コレクタがそれぞれ
第４と第５の電源電流制限素子の接続点、第３のトラン
ジスタのベース、第２の電源に接続されている第５のト
ランジスタと、前記入力信号端子と第５のトランジスタ
のベースの間に接続されている第１のコンデンサと、ベ
ース、エミッタ、コレクタがそれぞれ第４と第５の電源
電流制限素子の接続点、第４のトランジスタのベース、
第２の電源に接続されている第６のトランジスタと、前
記入力信号端子と第６のトランジスタのベースの間に接
続されている第２のコンデンサとを有することを特徴と
する。
【００１０】
【作用】第１のエミッタ・カップルド・ロジック回路で
は、入力信号端子の電圧レベルがＨレベルからＬレベル
になるのに連動し、かつコンデンサが充電されている
間、第４のトランジスタがオンし、第２のトランジスタ
のコレクタの電圧レベルを従来より早く下げ、非反転出
力信号端子の出力信号レベルをＨレベルからＬレベルに
従来より早く下げる。また、コンデンサの充電が完了す
る頃には、第２のトランジスタが完全にオンし、第４の
トランジスタがオフしても第２のトランジスタのコレク
タの電圧レベルはＬレベルとなる。よって、入力信号端
子から非反転出力信号端子までの信号遅延時間が小さ
い。
は、入力信号端子の電圧レベルがＨレベルからＬレベル
になるのに連動し、かつコンデンサが充電されている
間、第４のトランジスタがオンし、第２のトランジスタ
のコレクタの電圧レベルを従来より早く下げ、非反転出
力信号端子の出力信号レベルをＨレベルからＬレベルに
従来より早く下げる。また、コンデンサの充電が完了す
る頃には、第２のトランジスタが完全にオンし、第４の
トランジスタがオフしても第２のトランジスタのコレク
タの電圧レベルはＬレベルとなる。よって、入力信号端
子から非反転出力信号端子までの信号遅延時間が小さ
い。
【００１１】第２のエミッタ・カップルド・ロジック回
路では、入力信号端子の電圧レベルがＬレベルからＨレ
ベルになるのに連動し、コンデンサが充電されている
間、第４のトランジスタはオンしている。ここで、第４
のトランジスタのエミッタは第２の電源に接続されてい
ることから、第１のトランジスタよりも流れる電流が多
いため、第１のトランジスタのコレクタの電圧レベルを
従来より早くＬレベルにすることができ、反転出力信号
端子の出力信号レベルをＨレベルからＬレベルに従来よ
り早く下げる。また、コンデンサの充電が完了する頃に
は、第１のトランジスタが完全にオンし、第４のトラン
ジスタがオフしても第１のトランジスタのコレクタの電
圧レベルはＬレベルとなる。よって、入力信号端子から
反転出力信号端子までの信号遅延時間が小さい。
路では、入力信号端子の電圧レベルがＬレベルからＨレ
ベルになるのに連動し、コンデンサが充電されている
間、第４のトランジスタはオンしている。ここで、第４
のトランジスタのエミッタは第２の電源に接続されてい
ることから、第１のトランジスタよりも流れる電流が多
いため、第１のトランジスタのコレクタの電圧レベルを
従来より早くＬレベルにすることができ、反転出力信号
端子の出力信号レベルをＨレベルからＬレベルに従来よ
り早く下げる。また、コンデンサの充電が完了する頃に
は、第１のトランジスタが完全にオンし、第４のトラン
ジスタがオフしても第１のトランジスタのコレクタの電
圧レベルはＬレベルとなる。よって、入力信号端子から
反転出力信号端子までの信号遅延時間が小さい。
【００１２】第３のエミッタ・カップルド・ロジック回
路は第１のエミッタ・カップルド・ロジック回路と第２
のエミッタ・カップルド・ロジック回路を兼ね合わせた
ものである。
路は第１のエミッタ・カップルド・ロジック回路と第２
のエミッタ・カップルド・ロジック回路を兼ね合わせた
ものである。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の第１の実施例（請求項１に
対応）で、非反転出力信号を出力するエミッタ・カップ
ルド・ロジック回路の回路図である。
対応）で、非反転出力信号を出力するエミッタ・カップ
ルド・ロジック回路の回路図である。
【００１５】本実施例は、図７の実施例の回路におい
て、第１の電源Ｖ１と第２の電源Ｖ２の間に互いに直列
に接続された第４および第５の電源電流制限素子Ｒ４，
Ｒ５と、ベース、エミッタ、コレクタがそれぞれ第４と
第５の電源電流制限素子Ｒ４，Ｒ５の接続点、第３のト
ランジスタＱ３のベース、第２の電源Ｖ２に接続されて
いる第４のトランジスタＱ４と、入力信号端子Ｉ１と第
４のトランジスタＱ４のベースの間に接続されているコ
ンデンサＣ１とを有している。ここで、第２のトランジ
スタＱ２のコレクタの部分をＡ点とする。
て、第１の電源Ｖ１と第２の電源Ｖ２の間に互いに直列
に接続された第４および第５の電源電流制限素子Ｒ４，
Ｒ５と、ベース、エミッタ、コレクタがそれぞれ第４と
第５の電源電流制限素子Ｒ４，Ｒ５の接続点、第３のト
ランジスタＱ３のベース、第２の電源Ｖ２に接続されて
いる第４のトランジスタＱ４と、入力信号端子Ｉ１と第
４のトランジスタＱ４のベースの間に接続されているコ
ンデンサＣ１とを有している。ここで、第２のトランジ
スタＱ２のコレクタの部分をＡ点とする。
【００１６】図２はＡ点における電圧レベルの波形を示
し、図３は第４のトランジスタＱ４のエミッタからコレ
クタに流れる電流の波形を示す。
し、図３は第４のトランジスタＱ４のエミッタからコレ
クタに流れる電流の波形を示す。
【００１７】基準電圧端子Ｉ２の電圧レベルに比べ入力
信号端子Ｉ１の電圧レベルがＨレベルからＬレベルに変
化すると、第２のトランジスタＱ２の導通（オン）によ
って第３のトランジスタＱ３は遮断（オフ）し、非反転
出力信号端子Ｏ１の出力信号レベルはＨレベルからＬレ
ベルに立ち下がる。このとき従来のエミッタ・カップル
ド・ロジック回路の入力信号端子Ｉ１の電圧レベルが基
準電圧端子Ｉ２の電圧レベルより低くなってから、第２
のトランジスタＱ２はオフからオンし、Ａ点の電圧レベ
ルはＬレベルとなる。そこで、本実施例は、図２および
図３のように、入力信号端子Ｉ１の電圧レベルがＨレベ
ルからＬレベルになるのに連動し、かつコンデンサＣ１
が充電されている間、第４のトランジスタＱ４がオン
し、Ａ点の電圧レベルを従来より早く下げ、非反転出力
信号端子Ｏ１の出力信号レベルをＨレベルからＬレベル
に従来より早く下げる。また、コンデンサＣ１の充電が
完了する頃には、第２のトランジスタＱ２が完全にオン
し、第４のトランジスタＱ４がオフしてもＡ点はＬレベ
ルとなる。
信号端子Ｉ１の電圧レベルがＨレベルからＬレベルに変
化すると、第２のトランジスタＱ２の導通（オン）によ
って第３のトランジスタＱ３は遮断（オフ）し、非反転
出力信号端子Ｏ１の出力信号レベルはＨレベルからＬレ
ベルに立ち下がる。このとき従来のエミッタ・カップル
ド・ロジック回路の入力信号端子Ｉ１の電圧レベルが基
準電圧端子Ｉ２の電圧レベルより低くなってから、第２
のトランジスタＱ２はオフからオンし、Ａ点の電圧レベ
ルはＬレベルとなる。そこで、本実施例は、図２および
図３のように、入力信号端子Ｉ１の電圧レベルがＨレベ
ルからＬレベルになるのに連動し、かつコンデンサＣ１
が充電されている間、第４のトランジスタＱ４がオン
し、Ａ点の電圧レベルを従来より早く下げ、非反転出力
信号端子Ｏ１の出力信号レベルをＨレベルからＬレベル
に従来より早く下げる。また、コンデンサＣ１の充電が
完了する頃には、第２のトランジスタＱ２が完全にオン
し、第４のトランジスタＱ４がオフしてもＡ点はＬレベ
ルとなる。
【００１８】よって、本実施例は、入力信号端子Ｉ１か
ら非反転出力信号端子Ｏ１までの信号遅延時間が小さ
い。
ら非反転出力信号端子Ｏ１までの信号遅延時間が小さ
い。
【００１９】図４は本発明の第２の実施例（請求項２に
対応）で、反転出力信号を出力するエミッタ・カップル
ド・ロジック回路の回路図である。
対応）で、反転出力信号を出力するエミッタ・カップル
ド・ロジック回路の回路図である。
【００２０】本実施例が第１の実施例と異なる点は、非
反転出力信号端子Ｏ１の代りに反転出力信号端子Ｏ２
を、第３の電源電流制限素子Ｒ３の代りに、第３の電源
電流制限素子Ｒ６を、第３のトランジスタＱ３の代り
に、ベース、コレクタ、エミッタがそれぞれ第１のトラ
ンジスタＱ１のコレクタ、第１の電源Ｖ１、反転出力信
号端子Ｏ２および第３の電源電流制限素子Ｒ６の他端に
接続されて第１のトランジスタＱ１の導通によって遮断
し反転出力信号端子Ｏ２の出力信号レベルを立ち下げる
第３のトランジスタＱ５を、第４のトランジスタＱ４の
代りに、ベース、コレクタ、エミッタがそれぞれ第４と
第５の電源電流制限素子Ｒ４，Ｒ５の接続点、第３のト
ランジスタＱ５のベース、第２の電源Ｖ２に接続されて
いる第４のトランジスタＱ６を、コンデンサＣ１の代り
に入力信号端子Ｉ１と第４のトランジスタＱ６のベース
の間に接続されているコンデンサＣ２をそれぞれ有して
いる。ここで、第１のトランジスタＱ１のコレクタの部
分をＢ点とする。
反転出力信号端子Ｏ１の代りに反転出力信号端子Ｏ２
を、第３の電源電流制限素子Ｒ３の代りに、第３の電源
電流制限素子Ｒ６を、第３のトランジスタＱ３の代り
に、ベース、コレクタ、エミッタがそれぞれ第１のトラ
ンジスタＱ１のコレクタ、第１の電源Ｖ１、反転出力信
号端子Ｏ２および第３の電源電流制限素子Ｒ６の他端に
接続されて第１のトランジスタＱ１の導通によって遮断
し反転出力信号端子Ｏ２の出力信号レベルを立ち下げる
第３のトランジスタＱ５を、第４のトランジスタＱ４の
代りに、ベース、コレクタ、エミッタがそれぞれ第４と
第５の電源電流制限素子Ｒ４，Ｒ５の接続点、第３のト
ランジスタＱ５のベース、第２の電源Ｖ２に接続されて
いる第４のトランジスタＱ６を、コンデンサＣ１の代り
に入力信号端子Ｉ１と第４のトランジスタＱ６のベース
の間に接続されているコンデンサＣ２をそれぞれ有して
いる。ここで、第１のトランジスタＱ１のコレクタの部
分をＢ点とする。
【００２１】図５はＢ点における電圧レベルの波形を示
し、図６に第４のトランジスタＱ６のコレクタからエミ
ッタに流れる電流の波形を示す。
し、図６に第４のトランジスタＱ６のコレクタからエミ
ッタに流れる電流の波形を示す。
【００２２】基準電圧端子Ｉ２の電圧レベルに比べ入力
信号端子Ｉ１の電圧レベルがＬレベルからＨレベルに変
化すると、第１のトランジスタＱ１の導通（オン）によ
って第３のトランジスタＱ５は遮断（オフ）し、反転出
力信号端子Ｏ２の出力信号レベルをＨレベルからＬレベ
ルに立ち下げる。このとき従来のエミッタ・カップルド
・ロジック回路の入力信号端子Ｉ１の電圧レベルが基準
電圧端子Ｉ２の電圧レベルより高くなってから第１のト
ランジスタＱ１はオンし、Ｂ点の電圧レベルはＬレベル
となる。そこで、本実施例は、図５および図６のよう
に、入力信号端子Ｉ１の電圧レベルがＬレベルからＨレ
ベルになるのに連動し、コンデンサＣ２が充電されてい
る間、第４のトランジスタＱ６はオンしている。ここ
で、第４のトランジスタＱ６のエミッタは第２の電源Ｖ
２に接続されていることから、第１のトランジスタＱ１
よりも流れる電流が多いため、Ｂ点の電圧レベルを従来
より早くＬレベルにすることができ、反転出力信号端子
Ｏ２の出力信号レベルをＨレベルからＬレベルに従来よ
り早く下げる。また、コンデンサＣ２の充電が完了する
頃には、第１のトランジスタＱ１が完全にオンし、第４
のトランジスタＱ６がオフしてもＢ点はＬレベルとな
る。
信号端子Ｉ１の電圧レベルがＬレベルからＨレベルに変
化すると、第１のトランジスタＱ１の導通（オン）によ
って第３のトランジスタＱ５は遮断（オフ）し、反転出
力信号端子Ｏ２の出力信号レベルをＨレベルからＬレベ
ルに立ち下げる。このとき従来のエミッタ・カップルド
・ロジック回路の入力信号端子Ｉ１の電圧レベルが基準
電圧端子Ｉ２の電圧レベルより高くなってから第１のト
ランジスタＱ１はオンし、Ｂ点の電圧レベルはＬレベル
となる。そこで、本実施例は、図５および図６のよう
に、入力信号端子Ｉ１の電圧レベルがＬレベルからＨレ
ベルになるのに連動し、コンデンサＣ２が充電されてい
る間、第４のトランジスタＱ６はオンしている。ここ
で、第４のトランジスタＱ６のエミッタは第２の電源Ｖ
２に接続されていることから、第１のトランジスタＱ１
よりも流れる電流が多いため、Ｂ点の電圧レベルを従来
より早くＬレベルにすることができ、反転出力信号端子
Ｏ２の出力信号レベルをＨレベルからＬレベルに従来よ
り早く下げる。また、コンデンサＣ２の充電が完了する
頃には、第１のトランジスタＱ１が完全にオンし、第４
のトランジスタＱ６がオフしてもＢ点はＬレベルとな
る。
【００２３】よって、本実施例は、入力信号端子Ｉ１か
ら反転出力信号端子Ｏ２までの信号遅延時間が小さい。
ら反転出力信号端子Ｏ２までの信号遅延時間が小さい。
【００２４】請求項３に対応する第３の実施例の構成
は、第１の実施例と第２の実施例を兼ね合わせたもので
ある。したがって、動作は第１の実施例と第２の実施例
と同様であり、効果は第１の実施例と第２の実施例の相
乗効果となる。
は、第１の実施例と第２の実施例を兼ね合わせたもので
ある。したがって、動作は第１の実施例と第２の実施例
と同様であり、効果は第１の実施例と第２の実施例の相
乗効果となる。
【００２５】
【発明の効果】以上説明したように本発明は、第４、第
５の電源電流制限素子と、第４のトランジスタと、コン
デンサを有することにより、エミッタ・カップルド・ロ
ジック回路の入力信号端子から出力信号端子までの信号
遅延時間を小さくする効果がある。
５の電源電流制限素子と、第４のトランジスタと、コン
デンサを有することにより、エミッタ・カップルド・ロ
ジック回路の入力信号端子から出力信号端子までの信号
遅延時間を小さくする効果がある。
【図１】本発明の第１の実施例のエミッタ・カップルド
・ロジック回路の回路図である。
・ロジック回路の回路図である。
【図２】図１のエミッタ・カップルド・ロジック回路に
おける電圧レベルの波形図である。
おける電圧レベルの波形図である。
【図３】図１のエミッタ・カップルド・ロジック回路の
第４のトランジスタＱ４に流れる電流の波形図である。
第４のトランジスタＱ４に流れる電流の波形図である。
【図４】本発明の第２の実施例のエミッタ・カップルド
・ロジック回路の回路図である。
・ロジック回路の回路図である。
【図５】図４のエミッタ・カップルド・ロジック回路に
おける電圧レベルの波形図である。
おける電圧レベルの波形図である。
【図６】図４のエミッタ・カップルド・ロジック回路の
第４のトランジスタＱ６に流れる電流の波形図である。
第４のトランジスタＱ６に流れる電流の波形図である。
【図７】エミッタ・カップルド・ロジック回路の従来例
の回路図である。
の回路図である。
Ｖ１ 第１の電源 Ｖ２ 第２の電源 Ｉ１ 入力信号端子 Ｉ２ 基準電圧端子 Ｔ１ 定電流源 Ｏ１ 非反転出力端子 Ｏ２ 反転出力端子 Ｑ１ 第１のトランジスタ Ｑ２ 第２のトランジスタ Ｑ３，Ｑ５ 第３のトランジスタ Ｑ４，Ｑ６ 第４のトランジスタ Ｒ１ 第１の電源電流制限素子 Ｒ２ 第２の電源電流制限素子 Ｒ３，Ｒ６ 第３の電源電流制限素子 Ｒ４ 第４の電源電流制限素子 Ｒ５ 第５の電源電流制限素子 Ｃ１，Ｃ２ コンデンサ
Claims (3)
- 【請求項１】 第１および第２の電源と、入力信号端子
と、基準電圧端子と、非反転出力信号端子と、一端がい
ずれも第１の電源に接続されている第１および第２の電
源電流制限素子と、一端が第２の電源に接続されている
定電流源と、一端が第２の電源に接続されている第３の
電源電流制限素子と、ベース、コレクタ、エミッタがそ
れぞれ前記入力信号端子、第１の電源電流制限素子の他
端、前記定電流源の他端に接続されている第１のトラン
ジスタと、ベース、コレクタ、エミッタがそれぞれ前記
基準電圧端子、第２の電源電流制限素子の他端、前記定
電流源の他端に接続され、第１のトランジスタとでカレ
ントスイッチを構成する第２のトランジスタと、ベー
ス、コレクタ、エミッタがそれぞれ第２のトランジスタ
のコレクタ、第１の電源、前記非反転出力信号端子およ
び第３の電源電流制限素子の他端に接続され、第２のト
ランジスタの遮断によって導通し、前記非反転出力信号
端子の出力信号レベルを立ち上げる、エミッタフォロワ
ー構成の第３のトランジスタよりなるエミッタ・カップ
ルド・ロジック回路において、 第１の電源と第２の電源の間に互いに直列に接続された
第４および第５の電源電流制限素子と、ベース、エミッ
タ、コレクタがそれぞれ第４と第５の電源電流制限素子
の接続点、第３のトランジスタのベース、第２の電源に
接続されている第４のトランジスタと、前記入力信号端
子と第４のトランジスタのベースの間に接続されている
コンデンサとを有することを特徴とするエミッタ・カッ
プルド・ロジック回路。 - 【請求項２】 第１および第２の電源と、入力信号端子
と、基準電圧端子と、反転出力信号端子と、一端がいず
れも第１の電源に接続されている第１および第２の電源
電流制限素子と、一端が第２の電源に接続されている定
電流源と、一端が第２の電源に接続されている第３の電
源電流制限素子と、ベース、コレクタ、エミッタがそれ
ぞれ前記入力信号端子、第１の電源電流制限素子の他
端、前記定電流源の他端に接続されている第１のトラン
ジスタと、ベース、コレクタ、エミッタがそれぞれ前記
基準電圧端子、第２の電源電流制限素子の他端、前記定
電流源の他端に接続され、第１のトランジスタとでカレ
ントスイッチを構成する第２のトランジスタと、ベー
ス、コレクタ、エミッタがそれぞれ第１のトランジスタ
のコレクタ、第１の電源、前記反転出力信号端子および
第３の電源電流制限素子の他端に接続され、第１のトラ
ンジスタの導通によって遮断し、前記反転出力信号端子
の出力信号レベルを立ち下げる、エミッタフォロワー構
成の第３のトランジスタよりなるエミッタ・カップルド
・ロジック回路において、 第１の電源と第２の電源の間に互いに直列に接続された
第４および第５の電源電流制限素子と、ベース、エミッ
タ、コレクタがそれぞれ第４と第５の電源電流制限素子
の接続点、第３のトランジスタのベース、第２の電源に
接続されている第４のトランジスタと、前記入力信号端
子と第４のトランジスタのベースの間に接続されている
コンデンサとを有することを特徴とするエミッタ・カッ
プルド・ロジック回路。 - 【請求項３】 第１および第２の電源と、入力信号端子
と、基準電圧端子と、非反転出力信号端子と、反転出力
信号端子と、一端がいずれも第１の電源に接続されてい
る第１および第２の電源電流制限素子と、一端が第２の
電源に接続されている定電流源と、一端が第２の電源に
接続されている第３の電源電流制限素子と、ベース、コ
レクタ、エミッタがそれぞれ前記入力信号端子、第１の
電源電流制限素子の他端、前記定電流源の他端に接続さ
れている第１のトランジスタと、ベース、コレクタ、エ
ミッタがそれぞれ前記基準電圧端子、第２の電源電流制
限素子の他端、前記定電流源の他端に接続され、第１の
トランジスタとでカレントスイッチを構成する第２のト
ランジスタと、ベース、コレクタ、エミッタがそれぞれ
第２のトランジスタのコレクタ、第１の電源、前記非反
転出力信号端子および第３の電源電流制限素子の他端に
接続され、第２のトランジスタの遮断によって導通し、
前記非反転出力信号端子の出力信号レベルを立ち上げ
る、エミッタフォロワー構成の第３のトランジスタと、
ベース、コレクタ、エミッタがそれぞれ第１のトランジ
スタのコレクタ、第１の電源、前記反転出力信号端子お
よび第３の電源電流制限素子の他端に接続され、第１の
トランジスタの導通によって遮断し、前記反転出力信号
端子の出力信号レベルを立ち下げる、エミッタフォロワ
ー構成の第４のトランジスタよりなるエミッタ・カップ
ルド・ロジック回路において、 第１の電源と第２の電源の間に互いに直列に接続された
第４および第５の電源電流制限素子と、ベース、エミッ
タ、コレクタがそれぞれ第４と第５の電源電流制限素子
の接続点、第３のトランジスタのベース、第２の電源に
接続されている第５のトランジスタと、前記入力信号端
子と第５のトランジスタのベースの間に接続されている
第１のコンデンサと、ベース、エミッタ、コレクタがそ
れぞれ第４と第５の電源電流制限素子の接続点、第４の
トランジスタのベース、第２の電源に接続されている第
６のトランジスタと、前記入力信号端子と第６のトラン
ジスタのベースの間に接続されている第２のコンデンサ
とを有することを特徴とするエミッタ・カップルド・ロ
ジック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24968291A JPH0590948A (ja) | 1991-09-27 | 1991-09-27 | エミツタ・カツプルド・ロジツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24968291A JPH0590948A (ja) | 1991-09-27 | 1991-09-27 | エミツタ・カツプルド・ロジツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590948A true JPH0590948A (ja) | 1993-04-09 |
Family
ID=17196637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24968291A Pending JPH0590948A (ja) | 1991-09-27 | 1991-09-27 | エミツタ・カツプルド・ロジツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590948A (ja) |
-
1991
- 1991-09-27 JP JP24968291A patent/JPH0590948A/ja active Pending
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